SOPC系统中SDRAM控制器的时序分析

2006-10-2 17:14 5111 0 6 分类: FPGA/CPLD

Nios II系统中使用SDRAM


动力工作室 www.logicpower.cn


SDRAMNios II连接的典型电路框图如下图所示。SDRAMSystem使用同一个PLL输出时钟,可以保证System ClockSDRAM Clock的相对抖动比较小。外部晶振的时钟送入PLL,然后由PLL产生两个同频的时钟一个供给Nios II系统使用,另一个供给SDRAM使用。(把PLL设置成Zero Buffer Mode可以比较方便地控制SDRAM Clock和输入时钟Extern Clock的相位关系。)Nios II系统中的SDRAM控制器和SDRAM通过双向数据线以及其它的单向控制线和SDRAM相连。...


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文章评论 6条评论)

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wuch0_311576624 2009-10-13 19:29

博主,打不开。 期待中。。。。。。

see.liu_573112528 2008-6-25 22:36

打不开呀

ash_riple_768180695 2006-11-1 15:41

非常好,功力深厚啊。

cug_zhang_805749252 2006-10-20 13:04

写的太好了!

mubo_996067292 2006-10-9 13:17

谢谢博主,这个东西很有用,投你一票

cocappjj_256384531 2006-10-3 08:39

谢谢博主。你和liujun联系上了吗?
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