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原创 点点点

2010-8-17 23:49 1027 0 分类: FPGA/CPLD

shi一样的进度,电子表自从实现计时功能就没再专心搞过,映射着shi一样的业余生活


1) 某天突然发现我的QuartusII 7.0版无法生成sof文件, 在做电机码盘四倍频电路计数器时因为1270的CPLD的核心板坏了换了块EP3C10的FPGA芯片,编译后发现没有sof文件,拷来到9.0版安装,crack,还是不行,网上搜了半天,说是用了非授权IP或者是crack的问题,想来没用任何外部的库,crack貌似也没问题,最终发现还是crack文件里,需要修改网卡MAC地址的地方有两处,我只改了一处,搞定。这种低级错误,厚颜无耻的贴出来给有需要的新人参考一下。


2)电子表设计时,发现优化数据对资源来说很重要,虽说现在资源都是海量,但我发现用240做调时间调闹钟的电子表,一不小心,就不够用了,最初的调时调钟程序框架不合理,待修改


3)同时调verilog和C的时候,脑子有点短路,经常顺手就在C里写出个begin end 或者<=什么的


4)本来计划用PLD器件实现四倍频电路,简单实现倍频和鉴相后送给单片机,单片机算个PID再PWM调速。后来发现PLD完全可以干更多的内容,计数、计时都可以比较简单的完成,单片机读一下算一下改改PWM发生器参数就行了,这种纯组合逻辑用PLD很爽。不过做时序逻辑,我认为自己到现在还没有上手,还是用单片机方便些。


 


计划赶不上变化,走一步看一步吧

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