原创 注意:Verilog HDL 那些事儿 :更新中 ...

2011-1-14 14:17 2787 0 2 分类: FPGA/CPLD

最近根据社区的决定,Verilog HDL 那些事儿 已经改版中,

旧版的下载空间我永久关闭了, 拖得越久我越误认子弟,这个活儿不好受,请见谅。

最新的动态请浏览社区的置顶帖:

http://www.oshcn.com/forumdisplay.php?fid=5


嗯 ..................... 因为一些事件!Verilog HDL 那些事儿更新完毕... 但是排版还在进行中! 

耐心待后吧 ...

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文章评论 2条评论)

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gezangzang_293983538 2015-5-19 20:31

好高深啊,能举个实际的选择磁珠的例子吗。

akuei_2_550826815 2011-6-21 12:39

去社区发帖吧~这样我也比较容易回答 www.heijin.org

sontf_song 2011-6-20 22:02

你好,阅读到Experiment03,不理解是如何用10ms对H2L_Sig和L2H_Sig进行过滤的. 特向您请教一下! 我的理解如下: 分析verilog code执行过程: Step0: i=0, 判断H2L_Sig和L2H_Sig; 这里假设H2L_Sig=1, 即有falling edge发生, 则i=1; Step1: i=1, 先判断Count_MS是否等于10ms, 当然, 刚开始不等于10ms, 所以要执行isCount=1, 这样就会启动10ms定时器, 当Count_MS=10ms时, 让rPin_Out=1. 但是这里没有再次判断H2L_Sig状况, 相当于, 只要有检测到falling edge就会让rPin_Out=1. 这里增加10ms delay, 只是delay输出; 但没有对输入信号进行再次判断!!! 有波形, 但不知如何上传...
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