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fpga学习日记5,第一个Verilog实例

2013-8-21 13:29 2868 0 2 分类: FPGA/CPLD 文集: 数电,FPGA学习

建立第一个基于verilog的工程

用按键控制蜂鸣器

(ps 从网上下载的 深入浅出玩转FPGA视频教程确实不错)

 

1,新建工程

2,新建verilog文件KeyToBeep.v并添加到工程

 

module KeyToBeep( 
              key,
              beep
              );
 
input               key;
output              beep;
wire                key;
wire                beep;
 
 
assign beep = ~ key;              
 
endmodule
            
3,语法检查,编译 ,改错
 
 
 
4,用tools---RTL查看器 查看设计的电路
999.jpg
5,仿真
 
 
 
6,配置引脚,下载测试
888.jpg
 
 
下载后
按键默认高电平  蜂鸣器高电平驱动 
按键拉低时蜂鸣器工作  所以将按键输入取反
按下按键则蜂鸣器响
松开后蜂鸣器不响
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文章评论 2条评论)

登录后参与讨论

sunyzz 2015-1-19 21:10

谢谢编辑支持

sunyzz 2015-1-19 21:10

不针对任何人

DiracFatCat 2015-1-19 11:53

回去把那篇《Linux下关闭显示器》默默的删掉。。。

greentree 2015-1-19 10:36

谢谢,很认真的体会。鼓励多写。单篇好博文,会获得“优秀博文”,很多篇不错的博文,即便单篇积分不是第一,但累计多篇积分就会高,会获得“优秀博主”。

xudonghai203_645169024 2015-1-18 22:45

有道 理,分析的好,学习了

maxianghuai_937174456 2013-9-13 10:09

很适合初学者入门,谢谢分享!

e-ricky_238412354 2013-9-5 21:22

学习了
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