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fpga学习日记18,Quartus宏模块设计和Signal tap的使用

2013-9-2 16:50 1115 0 分类: FPGA/CPLD 文集: 数电,FPGA学习

第一部分:quartus ii下参数化宏模块的设计

第二部分:逻辑分析仪的使用

 

第一部分:参数化模块设计

今天上午花了两三个小时来学习quartus ii下常用宏模块的配置

主要包括

ROM模块

RAM模块

FIFO模块

乘法器

锁相环模块

 

都是按照教程一步一步来的每一步都有截图贴在word中供以后参考(见附件)

 

LPM库单元列表(部分)

模块分类 宏单元 简要说明
门单元模块 lpm_and 参数化与门
  lpm_bustri 参数化三态缓冲器
  lpm_clshift 参数化组合逻辑移位器
  lpm_constant 参数化常数产生器
  lpm_decode 参数化译码器
  lpm_inv 参数化反向器

 

lpm_mux 参数化多路选择器
  busmux 参数化总线选择器
  mux 多路选择器
  lpm_or 参数化或门
  lpm_xor 参数化异或门
算术运算模块 lpm_abs 参数化绝对值运算
  lpm_add_sub 参数化的加/减法器
  lpm_compare 参数化比较器
  lpm_counter 参数化计数器
  lpm_mult 参数化乘法器
存储器模块 lpm_ff 参数化D触发器

 

lpm_latch 参数化锁存器
  lpm_ram_dq 输入输出分开的参数化RAM
  lpm_ram_io 输入输出复用的参数化RAM
  lpm_rom 参数化ROM
  lpm_shitreg 参数化移位寄存器
  csfifo 参数化先进先出队列
  csdpram 参数化双口RAM
其它功能模块 pll 参数化锁相环电路
  ntsc<

NTSC图象控制信号产生器
 

 

一个PLL实例化的例子

module PLL_top(
               clk,rst_n,
               clkdiv,locked
           );

input clk;        //25MHz系统外部输入时钟
input rst_n;    //系统复位信号,低电平有效

output clkdiv;    //PLL输出时钟
output locked;    //稳定PLL输出标志位,高有效

//PLL产生模块
//产生一个系统输入时钟2倍频,相移0度的时钟
PLL    PLL-sample (
               .areset(~rst_n),    //PLL异步复位信号,高有效
               .inclk0(clk),        //PLL输入时钟
               .c0(clkdiv),        //PLL输出时钟
               .locked(locked)        //稳定PLL输出标志位,高有效
           );


endmodule

 

更多模块设计资料

宏模块设计教程1

http://www.doc88.com/p-370887022630.html

 

宏模块设计教程2

http://www.docin.com/p-278092435.html

 

Altera官方LPM模块说明(乘法 除法 开根号 绝对值 数值转换等)

http://quartushelp.altera.com/13.0/mergedProjects/hdl/mega/mega_list_mega_lpm.htm

http://www.altera.com/literature/ug/ug_altfp_mfug.pdf

 

第二部分:signal tap ii的使用

在时序电路的设计中看时序是非常重要的
虽然modelsim可以仿真但是只能看个大概
硬件输出的真正波形是什么还是需要用逻辑分析仪或者示波器来观察
quartus 配合fpga可实现逻辑分析仪的功能这就为大家省了几千块钱的逻辑分析仪费用
 
下面结合lcd1602的工程来学习signal tap II的使用
 
未完待续
 
weiwan
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