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fpga学习日记25,代码阅读之实现SPI

2013-9-5 08:08 2472 0 分类: FPGA/CPLD 文集: 数电,FPGA学习

(注:如果本文有代码 则均搜索于网络或本人编写仅供学习交流之用) 

参考资料:

http://wenku.baidu.com/view/f5a568a1b0717fd5360cdc59.html

http://wenku.baidu.com/view/d824a9ece009581b6bd9eb6f.html?from_page=view&from_mod=download

 

本文知识点

1,spi时序知识

2,spi收发数据的两种时钟设计方式 倍频法和计数法(通过奇数偶数判断上升下降沿)

3,时钟边沿的另一种检测办法  采用移位寄存器实现

 

SPI,是一种高速的,全双工,同步的通信总线,并且在芯片的管脚上只占用四根线,节约了芯片的管脚,同时为PCB的布局上节省空间,提供方便,正是出于这种简单易用的特性,现在越来越多的芯片集成了这种通信协议。


SPI的通信原理很简单,它以主从方式工作,这种模式通常有一个主设备和一个或多个从设备,需要至少4根线,事实上3根也可以(单向传输时)。也是所有基于SPI的设备共有的,它们是SDI(数据输入),SDO(数据输出),SCK(时钟),CS(片选)。


(1)SDO     – 主设备数据输出,从设备数据输入
(2)SDI      – 主设备数据输入,从设备数据输出
(3)SCLK   – 时钟信号,由主设备产生
(4)CS        – 从设备使能信号,由主设备控制


其中CS是控制芯片是否被选中的,也就是说只有片选信号为预先规定的使能信号时(高电位或低电位),对此芯片的操作才有效。这就允许在同一总线上连接多个SPI设备成为可能。


接下来就负责通讯的3根线了。通讯是通过数据交换完成的,这里先要知道SPI是串行通讯协议,也就是说数据是一位一位的传输的。这就是SCK时钟线存在的原因,由SCK提供时钟脉冲,SDI,SDO则基于此脉冲完成数据传输。数据输出通过 SDO线,数据在时钟上升沿或下降沿时改变,在紧接着的下降沿或上升沿被读取。完成一位数据传输,输入也使用同样原理。这样,在至少8次时钟信号的改变(上沿和下沿为一次),就可以完成8位数据的传输。 


    要注意的是,SCK信号线只由主设备控制,从设备不能控制信号线。同样,在一个基于SPI的设备中,至少有一个主控设备。这样传输的特点:这样的传输方式有一个优点,与普通的串行通讯不同,普通的串行通讯一次连续传送至少8位数据,而SPI允许数据一位一位的传送,甚至允许暂停,因为SCK时钟线由主控设备控制,当没有时钟跳变时,从设备不采集或传送数据。也就是说,主设备通过对SCK时钟线的控制可以完成对通讯的控制。SPI还是一个数据交换协议:因为SPI的数据输入和输出线独立,所以允许同时完成数据的输入和输出。不同的SPI设备的实现方式不尽相同,主要是数据改变和采集的时间不同,在时钟信号上沿或下沿采集有不同定义,具体请参考相关器件的文档。
在点对点的通信中,SPI接口不需要进行寻址操作,且为全双工通信,显得简单高效。在多个从设备的系统中,每个从设备需要独立的使能信号,硬件上比I2C系统要稍微复杂一些。

333.jpg

最后,SPI接口的一个缺点:没有指定的流控制,没有应答机制确认是否接收到数据。

222.jpg

其工作原理是:当没有数据需要在主机和从机之间传输时,主机控制SCK输出空闲电平,CS输出无效电平,SPI总线处于空闲状态;当有数据需要传输时,主机控制CS输出有效电平,SCK输出时钟信号,SPI总线处于工作状态;

在某个时钟边沿,主机和从机同时发送数据,将数据分别传输到MOSI和MISO上;在下一个时钟边沿,主机和从机同时接收数据,分别将MISO和MOSI上的数据接收并存储;当数据全部传输完毕时,主机控制SCK输出空闲电平,CS输出无效电平,SPI总线重新回到空闲状态。

至此,一个完整的SPI总线数据传输过程完成。

 

SPI 总线有两个控制位:CPOL 和CPHA.将SCK 的空闲电平用IDLE 表示,非空闲电平用ACTIVE 表示。

     CPOL 用来选择IDLE 的电平值。当CPOL=0 时,IDLE=0;当CPOL=1 时,IDLE=1.

CPHA 用来选择接收数据的时刻。

当CPHA=0 时, 接收时刻是IDLE-ACTIVE 边沿;当CPHA=1 时,接收时刻是ACTIVE-IDLE边沿。

根据CPOL 和CPHA 的取值情况,SPI 总线共有4 种不同的工作模式。下图 给出了SPI 总线在不同工作模式下的工作时序。

1111.jpg
 
由于大多数设备时钟空闲为0 所以我们只讨论后两种情况
 
 
当CPHA=0 时, 接收时刻是IDLE-ACTIVE 边沿(上升沿获取数据);
主设备在第一个时钟信号上升沿到来之前准备好要发的数据到MOSI线上
从设备在cs下降沿开始准备好要发送的数据到MISO
 
具体实现可参考(比较详细)
 
 
 
 
我们着重看下面的这种通信方式
 
当CPHA=1 时,接收时刻是ACTIVE-IDLE边沿(下降沿获取数据)。
都是下降沿采样数据  所以上升沿可修改数据
主设备在上升沿准备数据到MOSI     下降沿从MISO读取数据
从设备和主设备时钟一样
 
具体的代码实现可参考(很详细方法1 倍频法 含滤波简单算法)
 
 
最后附上一个cpha=1时的另一个实现代码 
采用了另一种时钟方式(方法2计数法)
 
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