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verilog综合与规范(转)

2013-9-6 17:24 483 0 分类: FPGA/CPLD 文集: 数电,FPGA学习
一:基本
 
Verilog中的变量有线网类型和寄存器类型。线网型变量综合成wire,而寄存器可能综合成WIRE,锁存器和触发器。
 
二:verilog语句结构到门级的映射
 
1、连续性赋值:assign
 
连续性赋值语句逻辑结构上就是将等式右边的驱动左边的结点。因些连续性赋值的目标结点总是综合成由组合逻辑驱动的结点。Assign语句中的延时综合时都将忽视。
 
2、过程性赋值:
 
过程性赋值只出现在always语句中。
 
阻塞赋值和非阻塞赋值就该赋值本身是没有区别的,只是对后面的语句有不同的影响。
 
建议设计组合逻辑电路时用阻塞赋值,设计时序电路时用非阻塞赋值。
 
过程性赋值的赋值对象有可能综合成wire,latch,和flip-flop,取决于具体状况。如,时钟控制下的非阻塞赋值综合成flip-flop。
 
过程性赋值语句中的任何延时在综合时都将忽略。
 
建议同一个变量单一地使用阻塞或者非阻塞赋值。
 
3、逻辑操作符:
 
逻辑操作符对应于硬件中已有的逻辑门
 
4、算术操作符:
 
Verilog中将reg视为有符号数,而integer视为有符号数。因此,进行有符号操作时使用integer,使用无符号操作时使用reg。
 
5、进位:
 
通常会将进行运算操作的结果比原操作数扩展一位,用来存放进位或者借位。如:
 
Wire [3:0] A,B;
 
Wire [4:0] C;
 
Assign C="A"+B;
 
C的最高位用来存放进位。
 
6、关系运算符:
 
关系运算符:<,>,<=,>=
 
和算术操作符一样,可以进行有符号和无符号运算,取决于数据类型是reg ,net还是integer。
 
7、相等运算符:==,!=
 
注意:===和!==是不可综合的。
 
可以进行有符号或无符号操作,取决于数据类型
 
8、移位运算符:
 
左移,右移,右边操作数可以是常数或者是变量,二者综合出来的结果不同。
 
9、部分选择:
 
部分选择索引必须是常量。
 
10、BIT选择:
 
BIT选择中的索引可以用变量,这样将综合成多路(复用)器。
 
11、敏感表:
 
Always过程中,所有被读取的数据,即等号右边的变量都要应放在敏感表中,不然,综合时不能正确地映射到所用的门。
 
12、IF:
 
如果变量没有在IF语句的每个分支中进行赋值,将会产生latch。如果IF语句中产生了latch,则IF的条件中最好不要用到算术操作。Case语句类似。Case的条款可以是变量。
 
如果一个变量在同一个IF条件分支中先赎值然后读取,则不会产生latch。如果先读取,后赎值,则会产生latch。
 
13、循环:
 
只有for-loop语句是可以综合的。
 
14、设计时序电路时,建议变量在always语句中赋值,而在该always语句外使用,使综合时能准确地匹配。建议不要使用局部变量。
 
15、不能在多个always块中对同一个变量赎值
 
16、函数
 
函数代表一个组合逻辑,所有内部定义的变量都是临时的,这些变量综合后为wire。
 
17、任务:
 
任务可能是组合逻辑或者时序逻辑,取决于何种情况下调用任务。
 
18、Z:
 
Z会综合成一个三态门,必须在条件语句中赋值
 
19、参数化设计:
 
优点:参数可重载,不需要多次定义模块
 
四:模块优化
 
1、资源共享:
 
当进程涉及到共用ALU时,要考虑资源分配问题。可以共享的操作符主要有:关系操作符、加减乘除操作符。通常乘和加不共用ALU,乘除通常在其内部共用。
 
2、共用表达式:
 
如:C=A+B;
 
D=G+(A+B);
 
两者虽然有共用的A+B,但是有些综合工具不能识别.可以将第二句改为:D=G+C;这样只需两个加法器.
 
3、转移代码:
 
如循环语句中没有发生变化的语句移出循环.
 
4、避免latch:
 
两种方法:1、在每一个IF分支中对变量赋值。2、在每一个IF语句中都对变量赋初值。
 
5:模块:
 
综合生成的存储器如ROM或RAM不是一种好方法。最好用库自带的存储器模块。
 
五、验证:
 
1、敏感表:
 
在always语句中,如果敏感表不含时钟,最好将所有的被读取的信号都放在敏感表中。
 
2、异步复位:
 
建议不要在异步时对变量读取,即异步复位时,对信号赎以常数值。
 
一、组合逻辑
1、敏感变量的描述完备性
Verilog中,用always块设计组合逻辑电路时,在赋值表达式右端参与赋值的所有信号都必须在always @(敏感电平列表)中列出,always中if语句的判断表达式必须在敏感电平列
表中列出。如果在赋值表达式右端引用了敏感电平列表中没有列出的信号,在综合时将会为没有列出的信号隐含地产生一个透明锁存器。这是因为该信号的变化不会立刻引起所赋值的变化,而必须等到敏感电平列表中的某一个信号变化时,它的作用才表现出来,即相当于存在一个透明锁存器,把该信号的变化暂存起来,待敏感电平列表中的某一个信号变化时再起作用,纯组合逻辑电路不可能作到这一点。综合器会发出警告。
Example1:
input a,b,c;
reg e,d;
always @(a or b or c)
    begin
    e="d"&a&b;
    d="e|c";
    end
Example2:
input a,b,c;
reg e,d;
always @(a or b or c or d)
    begin
    e="d"&a&b;
    d="e" |c;
    end
2、条件的描述完备性
如果if语句和case语句的条件描述不完备,也会造成不必要的锁存器。
Example3:
if (a==1'b1) q="1"'b1; //如果a==1'b0,q=? q将保持原值不变,生成锁存器!
Example4:
if (a==1'b1)
   q="1"'b1;
else
   q="1"'b0;   //q有明确的值。不会生成锁存器!
二、Verilog中端口的描述
1、端口的位宽最好定义在I/O说明中,不要放在数据类型定义中;
Example1:
module test(addr,read,write,datain,dataout)
input[7:0]  datain;
input[15:0] addr;
input       read,write;
output[7:0] dataout;  //要这样定义端口的位宽!
wire addr,read,write,datain;
reg  dataout;
Example2:
module test(addr,read,write,datain,dataout)
input  datain,addr,read,write;
output dataout;
wire[15:0] addr;
wire[7:0]  datain;
wire       read,write;
reg[7:0]   dataout;   // 不要这样定义端口的位宽!!
2、端口的I/O与数据类型的关系:
     端口的I/O            端 口 的 数 据 类 型
                       module内部     module外部
      input              wire          wire或reg
      output         wire或reg           wire
      inout            wire              wire
3、assign语句的左端变量必须是wire;直接用"="给变量赋值时左端变量必须是reg!
Example3:
assign a="b"; //a必须被定义为wire!!
********
begin
   a="b"; //a必须被定义为reg!
end
4、VHDL 中 STD_LOGIC_VECTOR 和 INTEGER 的区别
例如 A 是INTEGER型,范围从0到255;B是STD_LOGIC_VECTOR,定义为8位。A累加到55时,再加1就一直保持255不变,不会自动反转到0,除非令其为0;而B累加到255时,再加1就会自动反转到0。所以在使用时要特别注意!
 
三、以触发器为例说明描述的规范性
1、无置位/清零的时序逻辑
    always @( posedge CLK)
       begin
       Q<=D;
       end
2、有异步置位/清零的时序逻辑
   异步置位/清零是与时钟无关的,当异步置位/清零信号到来时,触发器的输出立即   被置为1或0,不需要等到时钟沿到来才置位/清零。所以,必须要把置位/清零信号列入always块的事件控制表达式。
    always @( posedge CLK or negedge RESET)
       begin
       if (!RESET)
          Q="0";
       else
          Q<=D;
       end
3、有同步置位/清零的时序逻辑
   同步置位/清零是指只有在时钟的有效跳变时刻置位/清零,才能使触发器的输出分  别转换为1或0。所以,不要把置位/清零信号列入always块的事件控制表达式。但是必须在always块中首先检查置位/清零信号的电平。
    always @( posedge CLK )
    begin
       if (!RESET)
          Q="0";
       else
          Q<=D;
       end
 
四、结构规范性
   在整个芯片设计项目中,行为设计和结构设计的编码是最重要的一个步骤。它对逻辑综合和布线结果、时序测定、校验能力、测试能力甚至产品支持都有重要的影响。考虑到仿真器和真实的逻辑电路之间的差异,为了有效的进行仿真测试:
1、避免使用内部生成的时钟
    内部生成的时钟称为门生时钟(gated clock)。如果外部输入时钟和门生时钟同时驱动,则不可避免的两者的步调不一致,造成逻辑混乱。而且,门生时钟将会增加测试的
难度和时间。
2、绝对避免使用内部生成的异步置位/清零信号
    内部生成的置位/清零信号会引起测试问题。使某些输出信号被置位或清零,无法正常测试。
3、避免使用锁存器
    锁存器可能引起测试问题。对于测试向量自动生成(ATPG),为了使扫描进行,锁存器需要置为透明模式(transparent mode),反过来,测试锁存器需要构造特定的向量,这可非同一般。
4、时序过程要有明确的复位值
   使触发器带有复位端,在制造测试、ATPG以及模拟初始化时,可以对整个电路进行快速复位。
5、避免模块内的三态/双向
   内部三态信号在制造测试和逻辑综合过程中难于处理.
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