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原创 【博客大赛】IC芯片设计经验如何处理跨时钟域1

2017-6-6 22:05 635 0 1 分类: FPGA/CPLD

如何处理跨时钟域

上一节讲了系统中如果出现跨时钟域的数据信号交互如果不进行同步处理可能会出现一系列不可期的问题,那么如果要处理该如何处理呢。

1) 控制信号的处理,事实上控制信号处理也分很多种,如慢时钟域的信号如何同步到快时钟域的,快时钟域的如何同步到慢时钟域的。

1.1)电平信号的同步

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上图示意了慢时钟域的信号采用两级dff同步到快时钟域,此时要求cdc_s信号stable要维持足够长的时间,如上图右侧的公式,否则仍然可能出现不能正确同步的情况。这种电路一般用于同步电平信号或者pusle很宽的信号。使用限制:保险起见,输入信号的脉冲宽度至少是同步器同步时钟的2倍

1.2)边沿检测电路及其同步


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如上图,是在1.1的基础上实现的边沿检测电路(上升沿检测电路,大家可以想象一下下降沿检测电路该如何实现,右上角的A&(~B)改成(~A)&B,如果将这两种都合并呢,其实就是抑或逻辑。),当它检测到clk1的时钟域有个上升沿的时候,会在clk2的时钟域产生一个pulse。这种电路在应用于控制信号中非常常见。使用限制:保险起见,输入信号的脉冲宽度至少是同步器同步时钟的2倍。如果不满足条件,则只能使用下面提到的脉冲检测电路。

下图是边沿检测电路,其实就是右上角的电路换成异或逻辑,下面提到的脉冲检测电路会利用这个电路的特性实现。

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1.2)脉冲检测电路及其同步


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如上图是脉冲检测电路,可以将快时钟域的脉冲同步到慢时钟域中,这种电路有个使用注意点,就是快时钟域的脉冲之间要保留一定的时间间隔,否则第二个脉冲会检测不到,同步后的脉冲变成了一个,保险起见脉冲之间的间隔至少保留2个同步器同步时钟。那么有人会问如果真正的电路会出现间隔很小的脉冲那该如何进行同步处理。我提供的第一种方法是故意将彼此之间的间隔拉开,另一种方法就是采用下面提到的异步fifo处理了。提示:右上角的电路其实就是data^Q(异或)。

使用注意事项:

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文章评论 2条评论)

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温柔的诗 2018-3-27 15:56

你好,博主,我想问下‘’使用限制:保险起见,输入信号的脉冲宽度至少是同步器同步时钟的2倍“这里的脉冲宽度指的应该是信号保持高电平的部分,我在想你这里是不是想表达的是信号的周期至少是同步是同的2倍,是为了保证输入信号高低电平能正确的被采样(比如一个上升沿采样到信号的高电平,下一个上升沿采样到信号的低电平),再后面逻辑处理就得到检测信号。

温柔的诗 2018-3-24 22:34

不是很懂,可以说的更详细些么
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sunyzz 2017-08-19 10:38
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