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原创 【博客大赛】IC设计低功耗技术四

2017-8-16 21:15 619 0 分类: FPGA/CPLD

五:工艺层面的降低功耗

前面几节都是在讨论设计人员如何在前期阶段,中期阶段降低功耗,涉及到软件层面的,硬件层面的,这些技巧基本都是前辈总结出来的,或者根据理论推论出来的。但是到了后期,想降低功耗基本就要靠工业了。大家可以看看在低功耗领域做的比较好的设计厂商,例如联发科,到后期也都是靠不停的升级工艺。

 

5.1 版图优化

在版图阶段进行优化可以明显的降低功耗,完美的优化就是将硅片上所有的模块尽可能近的靠近,比较长的走线都会使芯片功耗增加,然而SOC的复杂度让这一项变得十分的困难。

 

5.2 衬底偏置电压

由于漏电流是晶体管衬底偏置电压的函数,因而衬底电压的变化在一定程度上也会影响到静态功耗。在NMOS管中,将衬底电压调整为比Vss低,在PMOS管中将电压调整为比Vdd,这样讲会影响到晶体管的threshold,进而影响leakage 电压。 

5.3最小化晶体管电容

 


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