原创 【博客大赛】重磅翻译2 A-Variation-Tolerant-Sub-200mV-6T-part1

2013-5-10 10:10 2009 0 分类: 模拟

摘要:

本文介绍了深亚阈值6T SRAM,采用的是0.13um CMOS工艺制造。我们首先利用了详细的仿真探讨了超低电压下强调应用可变性的存储器设计所面临的挑战。我们提出了利用门反馈写辅助保持亚阈值区域的电压强健性的6T SRAM的设计。测试芯片的测量结果显示,本设计提供的存储器结构从1.2v到193mv之间都能够正常工作,相比于基于多路选择器的亚阈值SRAM而言,能量损耗节省了近36%,而面积仅为一半。采用可调footers和headers,以及体基准电压技术来扩大电压调节的限制。

关键词:

低电压       亚阈值         变量容忍         SRAM

一:摘要

电路能在亚阈值电压下工作实现了超低功耗电路在新兴的环境检测,生物检测和供应链管理中的应用。另外,基于检测器的应用,亚阈值操作在一些具有功耗限制的中性能和高性能的应用中也很有吸引力。近阈值和亚阈值系统的并行使用,能够消除利用能耗优点【1】进行低电压操作而带来的性能缺陷。强健型,高密度亚阈值SRAM的设计在这些系统的可行性中扮演十分重要的角色。

亚阈值操作在一些研究中已经得到了很大的发展。论文【2】【3】指出在CMOS数字电路中,在亚阈值区域存在着相对于功耗而言的最优电压。图1给出了采用0.13um工艺制造的反相器链的功耗仿真,此工艺下的阈值电压是0.4v,此图是能量随电压变化的关系图。在亚阈值区域(图1(a)),动态功耗20130510100857293001.gif随着电源电压呈2次方形式的降低,在亚阈值区域左侧漏电流流功耗占主导地位,亚阈值区域右侧动态功耗占主导地位。由于20130510100901392002.gif占主导地位,因而可以说在这一区域处,降低电压总是有利的。但是,当VDD降至阈值电压以下时,如图1(b)所示,20130510100905684003.gif仍然呈现二次方形式的降低,但是20130510100909289004.gif却呈现指数形式的增长,这样会出现能量最小点,记为V_min。从能量的观点而言,操作电压在V_min以下并非有利。在【2】【3】中所指的V_min依赖于20130510100905684003.gif20130510100909289004.gif之间的平衡点,它是电路中开关能力的强函数。对于传统的电路拓扑和开关能力比而言,20130510100905684003.gif20130510100909289004.gif之间的平衡点通常发生在亚阈值区域,这使得亚阈值在电路设计中成为最优的选择【2】【3】【6】【8】。数字逻辑在小于200mv时能够正确的操作,在一些研究中【4】【6】【8】中有所体现,这说明在V_min下进行操作是可行的。

然而,强健型和密度型存储器在低电压下的设计已经成为一大挑战。由于过程变量带来的不匹配性,对于低电压SRAM来说是一个很大的问题,对利用密度型SRAM进行大范围的亚阈值电压系统的调节的可行性来说也是很严重的问题。在本文中,我们探讨了亚阈值电压存储器设计所面临的挑战,并且给出了密度型,低电压6T单元,它能够很好的克服变量问题。我们所提供的单元,采用门反馈写辅助的单端单元结构,同时增大了晶体管的尺寸去克服变量问题,在小于200mv时也能正常工作。在第二部分,我们首先讨论低电压SRAM设计者们所面临的挑战,同时回顾已经存在的解决方案。第三部分,我们讨论本文提出的方案,采用0.13um实现的SRAM。在第四部分中讨论了本方案提出的SRAM测量结果。

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二:低电压SRAM面临的挑战

超低电压SRAM的设计是个极具挑战性的任务,在近些年来已经成为热门的讨论课题【7】【11】【15】。在本部分中,我们介绍低电压SRAM所面临的主要挑战。我们提出的解决方案将在下部分中阐述。

A.开关电流比

在近阈值和亚阈值电压区域,开关电流比会急剧下降,这是低电压SRAM设计者们所面临的最基本的挑战。图2给出了采用了0.13um工艺的PFET和NFET的I_ON/I_OFF曲线。对NFET而言,在200mv时I_ON/I_OFF低至约240,这就决定了单元共享一条bit线时所能达到的上限值。由于比值很小,因而很难区分访问单元的读电流和未被访问单元的漏电流(图2示)。需说明的是,图2是在标准状态下得到的数据。在过程变量下,I_ON/I_OFF甚至降到越190,要保证99.5%的信任度,必须迫使采用非常小的字线。

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B.尺寸约束

低电压存储器设计者所面临的第二个挑战是栅尺寸的需求。亚阈值电流对Vth呈现指数形式的变化,因而,在低电压下,PFET和NFET结构间的阈值电压的轻微偏移都会导致20130510100920705007.gif偏移。传统的6T SRAM单元的读稳定性和写稳定性依靠拉高和拉低电压,导通晶体管结构的强度来保持。低电压下20130510100920705007.gif会导致存储单元的不稳定,另外对时序也不利。图3给出了20130510100920705007.gif随电源电压变化的曲线。由图可以看出,电源电压从1.2v降到0.3v时,20130510100920705007.gif是先增加后减小的。对于低电压下进行强操作,必须适当改变结构的尺寸。近些年来的研究表明,在亚阈值区域【14】由于栅漏极感应势垒的降低使管子存在强反型沟道效应(RSCE)【6】。如果比访问晶体管长度还长的话,会导致强晶体管,会改变存储器单元比。然而,在下一部分中可以看到,由于Vth变量的影响,20130510100920705007.gif比的要求并没有多大影响。

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C.变量

最后,最重要的是低电压SRAM设计时会遇到的敏感变量,如过程变量,温度变量。由于驱动电流会随着Vth,Vdd,温度等因素呈现指数形式的变化,因而很小的变量变化都会导致晶体管驱动电流发生大的波动。交叉耦合反相器的不匹配性也必须要考虑,因为它可以导致SRAM功能的大面积失效。

一般,变量按类型可分为两组:全局变量和随机变量,全局变量是所有结构中都会遇到的,因而对功能并不会造成太大威胁。就能量和延迟而言,它对产品的良率有一定威胁。全局变量来自芯片宽排列形式,或者是温度导致的全局波动。局部变量会对SRAM设计者带来很大的威胁,因为它会使交叉耦合反相器不匹配。随机变量的两个主要来源是:栅长和阈值电压。栅长变化主要是光刻过程不合格所致,在亚阈值结构下Vth变化是由于短沟道效应。Vth变化还由沟道中参杂度和参杂位置不同所致。这些变量通常叫做随机参杂波动(RDF),和栅面积的平方根成反比关系。图4给出了0.13um工艺下,对NFET及PFET由于随机参杂和20130510100929296009.gif变量所致的开启电流的仿真结果。在高电压下,栅长和参杂变量的影响相当。随着电压的降低,参杂变量的影响逐渐增加。值得指出的是,由于DIBL效应,栅长变化会引起Vth的变化。由于在低电压下,DIBL效应变得不再明显,随着Vdd的降低,Vth变量由于沟道长度会发生不定性的下降。然而,由于Ion在低电压下会变得十分敏感,Vth的轻微波动都会对它产生很大的影响,最终结果是由于DIBL效应,Ion维持在一个近似常量上(会出现小波动)。另一方面,由于RDF是沟道面积的函数,与Vdd无关,这会使Vth不稳定【10】。因而,产生于RDF的Ion变量由于Vdd接近Vth而变成主导的因素,如图4所示。值得指出的是,当栅宽从0.3um增到3um时,总电流变量会大幅减小。

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RDF引起的Vth变量的结构级的应用是十分明显的,但是要根据实际情况对电路级进行适当的改变。前置反馈和后置反馈的强度不匹配性会导致噪声裕的大大降低。为了评估不匹配性的应用,我们采用Monte Carlo进行了1000次试验对最小单元的SRAM进行仿真。全局变量和局部变量(20130510100936139011.gif)采用正态分布进行模型化。图5给出了在低维持噪声裕下的SRAM仿真,电压为0.3v和1.2v。平均噪声裕从1.2v的0.3降至0.3v的0.25。噪声裕的减小并不像采用20130510100940679012.gif测量的变量变化3.4倍那样明显。

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在低Vdd电压(低于Vth)下,维持读写需求的平衡也是设计的一大困难。在传统的6T SRAM单元中,这种平衡是靠增加上拉,下拉和导通晶体管的尺寸来实现的,同时也能满足面积要求。由于亚阈值电流对于Vth呈现指数形式的敏感度,所以依靠增加尺寸比去维持读写平衡的特征是不切实际的。因而,必须采用替代型的拓扑单元。一些拓扑结构,及本文提出的,将在下面的部分进行讨论。

直到现在,讨论的内容都集中在bit单元的设计。传统的差分6T SRAM在输出端需要读检测放大器。在低电压下,读检测放大器的设计十分复杂,尤其是考虑到一些变量因素时。由于SA的差分性,在由RDF引起的Vth变量下,SA可能不能够匹配。为了证实这点,对SA进行了1000次Monte Carlo仿真实验,结果如图6。Bit线上输入要求最小的直流电压,以确保输出正确的翻转,99%的实验数据结果绘制成Vdd的函数关系图,如图6。最小的检测电压从1.2v时的0.2增加到0.3v时的0.59。随着Vdd的降低,检测电压的微小增长反映到延迟时间时将会很大。

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由于栅面积依靠RDF,解决此问题的最简单方法是增大栅尺寸。我们依然使用图5中使用的Monte Carlo仿真方法进行论证。图7给出了不同尺寸的6T SRAM单元在0.3v时的维持SNM的仿真结果。对于水平线上的每个点,对应的每个晶体管的尺寸都乘了一个相同的因数。在0.3v时,为了保证噪声裕与1.2v时的相等,晶体管尺寸必须按照6.5倍增长。栅尺寸越大近似等同于提高SA的可靠性。但是,采用增大栅尺寸的方法必然带来密度增加的问题,因而对于亚阈值SRAM的设计者来说,对单元的强健性和单元面积必须做折中处理。更有甚,设计者必须在操作电压下进行大量的实验,因为折中处理会随着Vdd的变化而变化。

另外,仿真驱动晶体管尺寸,变量容忍度下的亚阈值SRAM的设计需要电路进行创新。我们将在给出我们的设计前在二-D中给出了已经存在的电路解决方案。

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D.存在的解决方案

在本小节着重介绍传统的6T SRAM单元。近年来,许多替代型的结构已经出现了,而且解决了在这部分中将要讨论的问题。在亚阈值存储器设计中的第一种尝试是依靠多路选择译码且基于锁存器的存储器单元【4】。这一设计中,在低于200mv的电压下,电路能正常工作,但是对于商业应用上,密度和性能要求不能够被接受。另外,令人望而却步的面积过大意味着大量的开关电容和漏电流,这些都是最小化功耗的关键因素。采用2T读缓冲的8T单元被提出,它在近亚阈值电压下能正常工作【11】【12】。额外的晶体管独立于存储单元,能够提高读和写的稳定性,对读和写需求进行了很好的折中处理。【7】中作者提供了一种10T单元,采用了4T的读缓冲,能够使工作电压低至380mv。最近的一些研究对结构的性能和强健性都做了很大的提高。但是,所有的这些设计都是在传统6T单元的基础上增加晶体管来实现的。在下面的两部分中,着重介绍和讨论采用6T的亚阈值SRAM的设计和测试。

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