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原创 【博客大赛】数字滤波器的设计

2013-12-7 15:20 829 0 分类: FPGA/CPLD

一:概念

数字滤波器(digital filter)是由数字乘法器、加法器和延时单元组成的电路系统。

其功能是对输入离散信号的数字代码在时间域进行运算处理,以达到改变信号频谱的目的。

分为:1FIR:有限脉冲响应滤波器。有限说明其脉冲响应是有限的;2IIR:无限脉冲响应滤波器。

二:例,FIRFilter tap=4;

20131207151905695001.jpg

如果第k阶延迟单元是x(n-k),k=0,1,2,MX(n)是时刻n的输入信号的幅度,输出信号:

20131207151807716002.jpg

时序:

20131207151932466001.jpg

三:实现

1)  纯组合逻辑

20131207151819742004.jpg

纯组合逻辑会产生很多的毛刺,如上,放大波形信号,可以看到很多的毛刺

20131207151824530005.jpg

2)  时序实现,插入reg,利用流水线的方式实现

20131207151830825006.jpg

实时上,y2+y3后还可以插入寄存器,此时y1要多延时一拍,流水线技术能够提高吞吐率(但要保证输入数据源的连续,否则流水线级数越多会导致每处理一次都要延时好多个周期)

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