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原创 【博客大赛】四位全加器电路及版图的设计与实现

2015-6-13 20:15 931 2 3 分类: 模拟

一:设计思路

1.一位全加器概念

20150613200910812001.jpg

2.实现四位全加器的思路

20150613200920520002.jpg

3.基本单元

20150613200932220003.jpg

20150613200943851004.jpg

以上只列出了其中的一部分元件,还有一部分未列出,具体往下看。设计步骤为:先做出电路图,然后制作符号,最后用版图编辑软件,制作出版图。具体步骤在此略去。

二:电路图及波形仿真

1.一位全加器电路图及仿真

电路图和符号图如下:

20150613200959230005.jpg

上图也体现了具体的实现过程,一位全加器符号图如下:

20150613201015583006.jpg

下面是对一位全加器仿真,具体仿真波形如下:

20150613201031720007.jpg

仿真过程中故意设置了延迟,其中从上到下依次为SCOUTCIBA信号,CIBA输入的均是脉冲信号,由仿真波形可知所设计的电路是对的。

2.四位全加器电路图及仿真

利用一位做出的四位全加器电路图如下:

20150613201042385008.jpg

四位全加器符号图如下:

20150613201057453009.jpg

四位全加器波形仿真如下:

20150613201114697010.jpg

同上仿真过程中故意设置了延迟,其中从上到下依次为S0S1,S2,S3,S4,COUTA3信号,A30111,A20110A11101A01000;上图只显示了A3(周期均为50,同时设置了延迟),由仿真波形可知所设计的电路是对的。

三:版图

IPADOPADPADVddPADGnd引入,电路重新布局,其结果如下:

20150613201137966011.jpg

然后再经过一些列的设置,最终通过SPR完成的四位全加器版图如下

20150613201201961012.jpg

LVS对比电路图与版图,发现两者是相等的,结果显示如下:

20150613201214316013.jpg

上述结果的实现也是要经过一系列的设置,参考书目上都有,在此不做赘述。

四:思考及体会

1.四位全加器可以通过一位全加器的级联,由此可以联想多位全加器也可以进行       同等形式的级联。优点是方法简单,电路简单,缺点是速度低(由于级联而增加  了延迟),故在设计电路时应该折衷考虑。

2.有上述实验的结果可以看出(故意设置延迟的地方),延迟会对结果造成影响,当然有些极短的延迟可以忽略不计,但是大的延迟就会造成结果出错,这一点在设计电路时要考虑到。

3.在制作电路图的时候,也可以进行符号图的制作,但要注意两者的区别与关系,不能混淆。

4.在进行波形仿真时,要注意参数的设置,注意其中的技巧,不然的话,可能不出现仿真结果。

5.在版图绘制过程中,可以通过DRC检查错误,而且错误绝大多数原因是不满足版图绘制的规则,即最小准则。

6.版图的截面图可以查看,这样便于理解绘制版图。

7.在进行LVS对比时,如果出现结果不相等,多半是因为宽长比不一致造成,这样就要回到电路图或版图中修改参数,直到相等。

8.通过这次实验,让我加深了对版图的制作过程的印象,更理解了原先单靠书本学来的知识,与此同时,自己也了解到真正的芯片设计过程是多么的不容易,每一部小错误都会对下面的结果造成不可预测的影响。

9.通过这次实验让自己认识到自己在专业方面的知识还很欠缺,很多时候并不是真正的理解,只是囫囵吞枣似的记忆。

10.这次实验也教会了我做事情要认真,更要有耐心和决心,半途而废是很难把事情做好的。

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文章评论 1条评论)

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billzhu_345737527 2015-11-3 14:03

太棒了

billzhu_345737527 2015-9-7 11:03

这是什么原因导致的呢?我也碰到了加载不成功,CRC报错的问题了,还没解决好

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sunyzz 2017-08-19 10:38
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