原创 【博客大赛】SOC设计--时钟篇2--如何处理跨时钟域2

2016-1-24 21:42 420 0 分类: 工程师职场 文集: SOC

2.2)数据mux

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一笔Datadata_vld可以利用上面的方式将数据同步到另一个时钟域,也就是data_vld经过同步处理以后作为mux的选择端去选择data,这样也可以作为一种同步数据的方式。

20160124214058104002.jpg

另外也可以将数据分开进行上图的同步,但是这时要求数据在同一时刻只能有一个bit在变化,否则也会出问题,通常的格雷码满足这种条件。格雷码也经常被用在跨时钟域处理中。

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2.3)异步fifo

事实上所有的同步问题都可以用异步fifo来处理,以一个时钟域将数据写入fifo,另一个时钟域将数据读出来,但是为什么不这样做呢,而是只有大批量的数据要处理时才这样做呢。原因有一下几点,异步fifolatency比较大;异步fifo一般需要配上对应的ram作为存储体,ram又需要对应的bist电路,所以面积也会比较大;异步fifo控制部分的逻辑设计起来有些难度,尤其是空满信号的判断,如果处理不好也会带来很大的麻烦。

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上图是一般异步fifo的设计架构,下面我将对经典异步fifo的设计,使用,注意事项进行解读。

将要讲解的两种经典的异步FIFO的设计方案来自一篇文章《simulation and synthesis techniques for asynchronous FIFO design》,大家可自行下载,设计思路这篇文章里面介绍的很详细,解释的也很出色,我更多的是谈谈我的部分理解。

2.3.1)异步FIFO设计的难点在哪里

2.3.1.1)写地址和读地址处于不同的时钟域,如何比对写地址和读地址才能正确的产生空满信号;

2.3.1.2)当读写地址相同时,究竟是读空了还是写满了(因为存在你追我赶的情况,类似于一个圆环)。

2.3.2)处理思路

    2.3.2.1)对于难点1大家自然想到采用同步处理的方式,具体为将写地址或者读地址同步(例如利用两级触发器)到对方的时钟域中,在相同的时钟域中进行地址的比对,但是由于写地址和读地址很多时候并不止1bit,同时进行同步处理会增大错误的概率(如地址按0111->1000跳变,此时4bit都在变化,DFF进行同步时就很容易出错),因而可以先将地址(二进制的)转换为格雷码(相邻数据之间只有一个bit在变化),然后再进行同步,最后进行对比,这样会大大减少错误的概率。

2.3.2.2)对于难点2可以在地址前面添加1bit用于标志位进行区分,例如复位时,读写地址的标志位都是0,如果写完1轮而开始新的一轮时就将写地址的标志位换为1(读也同样道理变换),这样可以通过判断标志位加上对比地址判断是空还是满,具体为当读写地址的标志位相同读写地址相同时为读空,具体为当读写地址的标志位不同读写地址相同时为写满;另外也可以利用格雷码的最高两位00->01->10->11进行相位的区分,具体参考我给出的文章或者网络资料,其实本质上和上面的是一个道理。

2.3.3)经典FIFO设计方案的解读

2.3.3.1)同步读写地址(经格雷码转换后)到对方的时钟域

相比于直接同步二信号进制地址(先用握手,然后同步二进制地址)好处是格雷码相邻数据之间只有一个bit在变化,而二进制由于写地址和读地址很多时候并不止1bit,同时进行同步处理会增大错误的概率(如地址按0111->1000跳变,此时4bit都在变化,DFF进行同步时就很容易出错);利用格雷码进行同步,即使发生同步的时出错也不会造成overrununderrun的情况(因为同步后的数据必定小于等于同步前的数据,即只可能1被同步为0,而不可能0被同步为1),例如当前的读地址到了6,写地址到了8,地址8经过同步后出错而变成了6,这时会出现地址相同而判断为读空,不过没关系,读空则不读,至少不会出现underrun的情况,随着时间的推移地址8总会被采样到;然而格雷码也有缺点,只能连续变化递增或者递减(如果间隔变化就不符合格雷码的特点了),所以设计的深度必须是2^n,如果不是的话,需要重新产生编码格雷码,否则也会出现间隔变化不符合相邻之间只有1bit变化的特点。

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2.3.3.2)将读写地址(经格雷码转换后)同步到一个组合逻辑电路中(异步比较)直接比较空满,然后将空满信号同步到各自对应的模块中

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虽然这种电路会给fifo带来不好的状态,例如已经满了wfull==1,但是这个时候读走一个数据,由于同步的延时性,导致这一段时间内wfull==1一直不变(如果没有同步带来的延时应该变为0的),rempty也会遇到同样的问题,但是这种电路不会出现underrunoverrun的情况。

2.3.3.2)相比2.3.3.1)可能会节省面积,因为2.3.3.1)同步wptr[n-1:0]rptr[n-1:0]2.3.3.2)只需要同步afull_naempty_n; 2.3.3.1)的速率可能较2.3.3.2)会快些,2.3.3.2)中存在异步且组合逻辑比较,不利于时序的优化。

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