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原创 【博客大赛】SOC感悟----建立时间图文分析

2016-4-22 22:29 186 0 分类: 工程师职场 文集: SOC

3、建立时间时序路径逐个解析

1Path2:DFFclk pin到另一个DFF/D端;

20160422222527625001.jpg

20160422222536241002.jpg

建立时间可以看成是最大的delay

从上图的波形可以看出,要想让uff1稳定的采样到uff0的数据输出,也就是uff1/d,数据必须在红色箭头之前稳定,则根据上图的时序关系不难得出如下公式。

Tlaunch + Tlogic + Tsetup <= Tcapture + Tcycle,

其中Tlogic = Tck2q + Tdp,Tlanch-Tcapture = Tuncertainty;上式变为

Tuncertainty + Tlogic + Tsetup <= Tcycle

从上式可以看出,如果Tlogic + Tsetup一定的话,Tuncertainty为负,实际上是有利于时序的。另外delay不能太大,否则不能满足setup的关系。

再变换公式有:

Tlogic <= Tcycle – Tsetup – Tuncertainty

如下面的时序分析路径:

20160422222548154003.jpg

2Path1:input port端到DFF/D端,一般需要对clkrst外的所有input port设置input_delay,通常情况下设置比较紧的时序时为2T/3(不知道input_delay是多少的时候给出的预估),也就是给input port端到DFF/D端留T/3的时间;

虚拟clk

20160422222600231004.jpg

20160422222610108005.jpg

20160422222620621006.jpg

实际clk

20160422222632517007.jpg

20160422222643856008.jpg

20160422222655931009.jpg

3Path3:从DFFclk pinoutput port,一般而言,需要对所有output port设置output_delay,通常情况下设置比较紧的时序时为2T/3(不知道output_delay是多少的时候给出的预估),也就是给DFFclk pinoutput port端留T/3的时间;

20160422222708603010.jpg

20160422222720291011.jpg

20160422222730242012.jpg

20160422222741581013.jpg

4Path4:纯组合逻辑,从input portoutput port,一般而言其延时设置为5T/3,(减去2T/3input delay2T/3output delay,也就是给组合逻辑留了T/3的时间)

20160422222753773014.jpg

20160422222805464015.jpg

20160422222815334016.jpg

20160422222825488017.jpg

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