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原创 数字信号#D0010

2017-5-15 09:11 665 0 分类: FPGA/CPLD

典型的数字设备是由很多电路组成来实现一定的功能,系统中的各个部分主要是通过数字信号的传输来进行信息和数据的交互。

数字信号通过其0、1的逻辑状态的变化来代表一定的含义,典型的数字信号用两个不同的信号电平来分别代表逻辑0和逻辑1的状态(有些更复杂的数字电路会采用多个信号电平实现更多信息的传输)。真实的世界中并不存在理想的逻辑0、1状态,所以真实情况下只是用一定的信号电平的电压范围来代表相应的逻辑状态。比如下图中,当信号的电压低于判决阈值(中间的虚线部分)的下限时代表逻辑的0状态,当信号的电压高于判决阈值的上限时代表逻辑的1状态。

d01


对于典型的3.3V的LVTTL信号来说,判决阈值的下限是0.8V,判决阈值的上限是2.0V。正是由于有判决阈值的存在,使得数字信号相对于模拟信号来说有更高的可靠性和抗噪声的能力。比如对于3.3V的LVTTL信号来说,当信号输出电压为0V时,只要噪声或者干扰的幅度不超过0.8V,就不会把逻辑状态由0误判为1;同样地,当信号输出电压为3.3V时,只要噪声或者干扰的幅度不会使信号电压低于2.0V,就不会把逻辑状态由1误判为0。


从上面的例子我们可以看到,数字信号抗噪声和干扰的能力是比较强的。但也需要注意到,这个“强”是相对的,如果噪声或干扰的影响使得信号的电压超出了其正常的逻辑的判决区间,数字信号也仍然会有可能会产生错误的数据传输。在大量的场合,我们要对数字信号质量进行分析和测试的基本目的就是要保证其信号电平在进行采样时满足基本的逻辑判决条件。


需要特别注意的一点是,当数字信号的电压介于判决阈值的上限和下限之间时其逻辑状态是不确定的状态。所谓的“不确定”是指如果数字信号的电压介于判决阈值的上限和下限之间,接收端的判决电路有可能把这个状态判决为逻辑0也有可能判决为逻辑1。这种不确定是我们不太期望的,因此很多数字电路会尽量避免用这种不确定状态进行信号传输,比如会用一个同步时钟只在信号电平稳定以后再进行采样。


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