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原创 上升时间 #D0020

2017-5-16 08:44 461 0 分类: FPGA/CPLD

任何一个真实的数字信号在由一个逻辑电平状态跳转到另一个逻辑电平状态时(比如信号从低电平跳转到高电平),其中间的过渡时间都不会是无限短。如果信号电平跳变的过渡时间越短,说明信号边沿越陡。我们通常使用上升时间(Rising Time)这个参数来衡量信号边沿的陡缓程度,通常上升时间是指数字信号由幅度的10%增加到幅度的90%所花的时间(也有些场合会使用20%~80%的上升时间或其它标准)。上升时间越短,说明信号越陡峭。大部分数字信号的下降时间(信号从幅度的90%下降到幅度的10%所花的时间)和上升时间差不多(也有例外)。图2.2比较了两种不同上升时间的数字信号。

01


上升时间可以客观反映信号边沿的陡缓程度,而且由于计算和测量简单,所以得到广泛的应用。对有些非常高速的串行数字信号,如PCI-E、USB3.0、XAUI等信号,由于信号速率很高,传输线对信号的损耗很大,信号波形中很难找到稳定的幅度10%和90%的位置,所以有时也会用幅度20%到80%的上升时间来衡量信号的陡缓程度。通常速率越高的信号其上升时间也会更陡一些(但不一定速率低的信号上升时间一定就缓),上升时间是我们做数字信号分析一个非常重要的概念,后面我们会反复提及和用到这个概念。


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