广告

原创 Xilinx FPGA学习笔记(4)——SPI协议

2017-10-26 15:56 567 1 1 分类: FPGA/CPLD


一、注意

用veilog 设计程序,始终要明白实际中是一大堆电路,并且在同步电路中,当前的输出在下一个周期才能被采样到。

在T1时刻上升沿后,C1_CLK输出,到T2时刻,C1_CLK才能被采样。

实际的电路输出C1_CLK是在T1延时一定的时间后在开始输出的,在T2时刻延时一段时间才停止输出的。所有的电路只要满足建立时间、保持时间,可以被采样的时间,就满足时序要求。

二、SPI介绍

     SPI是一种高速的、全双工、同步的通信总线,并且只占用4根IO.。它以主从方式工作,这种模式通常有一个主设备和一个或者多个从设备,至少需要4根线,实际3根也可以(单向通信时),它们是SDI(数据输入)、SDO(数据输出)、SCK(时钟)、CS(片选)。

(1)MOSI - 主设备数据输出,从设备数据输入;

(2)MISO-主设备数据输入,从设备数据输出;

(3)SCLK- 时钟信号,由主设备产生;

(4)CS - 从设备使能信号,由主设备控制;

       SPI模块为了和外设进行数据交换,根据外设的要求,其输出串行同步时钟极性和相位可以进行配置,时钟极性(CPOL)对传输协议没有重大影响。如果CPOL=0,串行同步时钟的空闲状态为低电平;如果CPOL=1,则为高电平。时钟相位(CPHA)能够配置用于选择两种不同的传输协议之一。如果CPHA=0,在串行同步时钟的第一个跳变沿(上升或者下降)数据被采样;如果CPHA=1,在串行同步时钟的第二个跳变沿数据被采样。SPI主模块和外设时钟相位和极性要一致。SPI的接口时序图如下:


下面的设计采用了CPOL=0,CPHA=0,即串行同步时钟的空闲状态为低电平,在串行同步时钟的第一个跳变沿(上升或者下降)数据被采样。

三、程序设计

1、整体思路


状态机的设计:

(注意:同一个系统时钟下,当前时钟周期赋值,当前时钟周期输出,下一个时钟周期才能被采样)。在设计状态机的时候,

case(s)
0:s <= 1; //执行这句时,s已经输出0,但是需要等到下一个周期才能运行到状态1
1:s <= 0; //同样执行这句时,s输出0,但是下个时钟周期才能执行状态0处的代码

2、SPI_LOOP读写SPI的设计

 

源代码

`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company:
// Engineer:
//
// Create Date: 2017/10/26 08:02:14
// Design Name:
// Module Name: SPI_LOOP
// Project Name:
// Target Devices:
// Tool Versions:
// Description:
//
// Dependencies:
//
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
//
//////////////////////////////////////////////////////////////////////////////////


module SPI_LOOP(
input Clk,
input Rst,
input Miso,
output Mosi,
output Sck,
output [3:0] Led
);
reg [3:0] Led;

reg IsSta; //启动发送标志
reg [7:0] WrData; //发送寄存器
wire [7:0] RdData; // 接收寄存器

reg [2:0]s; //状态机
reg [25:0] C1; //LED的延时计数器
wire IsDone; // 一次SPI传输完成

always @(posedge Clk)begin
if(!Rst) Led <= 0;
else if(IsDone) Led <= RdData[3:0];
end

//SPI 读写状态机
always @(posedge Clk)begin
if(!Rst)begin
IsSta <= 1'b0;
s <= 3'b0;
WrData <= 0;
C1 <= 0;
end
else begin
case(s)

0://如果WrData<16,每次WrData加1输出,否则输出0
begin
IsSta <= 0;
s <= 3'd1;
C1 <= 0;
if(WrData<16) WrData <= WrData + 1'b1;
else   WrData <= 0;
end

1,2:  //空2个时钟
s <= s+1'b1;

3: //write
begin
IsSta <= 1;
s <= 4;

end

4: //等待一次读写完成
begin
IsSta <= 0;
if(IsDone) s <= 5;
end

5: //延时
s <= 0;

//仿真时为了加快仿真速度用这句,否则注释掉
//begin if(C1[25) s<=0;else C1 <= C1+1'b1; end
endcase
end    
end

localparam SPI_LEN = 8; //SPI长度
localparam SPI_DIV = 1; //SPI分频1

//空闲状态:Mosi =0; Miso =0; Sck=0;

//调用 spi 模块

spi #(//这个部分是一些常量参数
.SPI_LEN(SPI_LEN),
.SPI_DIV(SPI_DIV)
)

SPI_PORT(
.Clk(Clk),
.Rst(Rst),
.Sck(Sck),
.Mosi(Mosi),
.Miso(Miso),
.RdData(RdData),
.WrData(WrData),
.IsSta(IsSta),
.IsDone(IsDone)

);

endmodule

2、SPI模块

状态机设计

  1.  IsSta=1 的时候,SckEn 将设置1SHIFT移位模块将加载需要发送的数据;
  2.  SckEn = 1的时候,开始发送数据,上升沿读取,下降沿改变数据;
  3. 当传输结束,BitC计数到应该发送的数据后,IsDone1通知外部模块一次传输结束。


SPI读数据和写数据都是同时完成的



源代码:

`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company:
// Engineer:
//
// Create Date: 2017/10/26 08:31:15
// Design Name:
// Module Name: spi
// Project Name:
// Target Devices:
// Tool Versions:
// Description:
//
// Dependencies:
//
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
//
//////////////////////////////////////////////////////////////////////////////////


module spi#(
parameter SPI_LEN = 4'd8, //SPI长度
parameter SPI_DIV = 4'd1 //分频系数,0代表2分频,1代表4分频

)
(
input Clk,
input Rst,
input Miso,
input [SPI_LEN-1:0] WrData,
input IsSta, //启动一次数据读或者写

output Sck, //SPI时钟
output Mosi,
output [SPI_LEN-1:0] RdData,
output IsDone

);

reg [1:0] SckState; //SPI时钟状态机
reg s;
reg SckEn; //使能SPI时钟

reg IsDone; //一次读或者写操作完成
reg [6:0] SckC = 0; //Sck 计数器
reg [3:0] BitC = 0; //bit位计数器

wire [SPI_LEN-1:0]DataOut;
wire SftOut; //移位串行输出

reg Sck,SckD1;
wire SckUp,SckNp;
//同步整形电路,获取Sck的上升沿
//串行数据在Sck上升沿读入
assign SckUp = Sck && (!SckD1);

//同步整形电路,获取Sck的上升沿
//串行数据在Sck下降沿发出
//通常发送数据是下降沿,改变数据
//上升数据问题,并被读取
assign SckNp = !Sck && (SckD1);

always @(posedge Clk)begin
SckD1 <= Sck;
end

//SPI计数器
always @(posedge Clk)begin
if(SckEn && SckUp)
BitC <= BitC + 1'b1;
else if(BitC == SPI_LEN)
BitC <= 4'd0;
end

assign Mosi = SftOut; //移位模块串行输出

//主机状态
always @(posedge Clk)begin
if(!Rst)begin
s <= 1'b0;
IsDone <= 1'b0;
SckEn <= 1'b0;
end
else begin
case(s)

0://空闲状态,如果 IsSta = 1 进入移位状态
begin
IsDone <= 1'b0;
SckEn <= 1'b0;
if(IsSta)
s <= 1'b1;

end

1://移位状态:使能Sck时钟,当读入或者发出的数据到达SPI_LEN后,本次操作完成
begin
SckEn <= 1'b1;
if(BitC == SPI_LEN)begin
SckEn <= 1'b0;
IsDone <= 1'b1;
s <= 1'b0;

end

end

endcase
end


end


//SPI 时钟发生器
always @(posedge Clk)begin
if(!Rst)begin
SckC <= 7'd0;
Sck <= 1'b0;
SckState <= 2'd0;
end
else begin
case(SckState)

0: //如果SckEn =1 ,则开始产生SPI时钟
begin
SckC <= 7'd0;
Sck <= 1'd0;
if(SckEn)   SckState <= 2;
end

1: //输出高电平
begin
Sck <= 1'b1;
if(SckC >= SPI_DIV)begin
SckState <= 2;
SckC <= 7'd0;
end
else SckC <= SckC + 1'b1;
end

2://输出低电平
begin
Sck <= 1'b0;
if(SckC >= SPI_DIV)begin
SckC <= 7'd0;
if(SckEn) SckState <= 1;
else SckState <= 0;

end
else
SckC <= SckC + 1'b1;

end

endcase
end

end

wire IsSpiLd;
assign IsSpiLd = IsSta;

SHIFT#(
.SPI_LEN(SPI_LEN)
)
SHIFT_INST(
.Clk(Clk),
.Rst(Rst),
.SckWr(SckNp), //发送触发
.SckRd(SckUp), //读触发
.IsLoad(IsSpiLd), //加载数据
.DataIn(WrData), //发出的数据 并行的
.SftIn(Miso), // 读入的数据串行的
.SftEn(SckEn), //Sck使能,同时是移位使能
.SftOut(SftOut), //串行发出
.DataOut(RdData) //读入的并行数据


);

endmodule


3、移位模块的设计

`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company:
// Engineer:
//
// Create Date: 2017/10/26 15:17:01
// Design Name:
// Module Name: SHIFT
// Project Name:
// Target Devices:
// Tool Versions:
// Description:
//
// Dependencies:
//
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
//
//////////////////////////////////////////////////////////////////////////////////


module SHIFT#
(
parameter SPI_LEN = 4'd8
)

(
input Clk,
input SckWr, //写触发时钟
input SckRd, //读触发时钟
input Rst,  
input IsLoad, //加载数据信号
input [SPI_LEN-1:0] DataIn,
input SftIn, //移位输入
input SftEn, //移位使能
output SftOut, //移位输出
output reg [SPI_LEN-1:0] DataOut //移位并行输出

);

reg [SPI_LEN-1:0] DataInt;//发送数据寄存器
assign SftOut = DataInt[7]; //移位输出

always @(posedge Clk)begin
if(!Rst)begin
DataInt <= 0;
DataOut <= 0;
end  
else if(IsLoad) DataInt <= DataIn; //加载数据到寄存器
else if(SftEn)begin
if(SckWr) DataInt <= {DataInt[SPI_LEN-2:0],1'b0};//移位输出
if(SckRd) DataOut <= {DataOut[SPI_LEN-2:0],SftIn};//移位输入

end    

end  

endmodule


4、仿真

`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company:
// Engineer:
//
// Create Date: 2017/10/26 15:29:21
// Design Name:
// Module Name: simu
// Project Name:
// Target Devices:
// Tool Versions:
// Description:
//
// Dependencies:
//
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
//
//////////////////////////////////////////////////////////////////////////////////


module simu(

);

reg Clk;
reg Rst;
reg Miso;
wire Mosi;
wire Sck;
wire [3:0] Led;

SPI_LOOP in(
.Clk(Clk),
.Rst(Rst),
.Mosi(Mosi),
.Miso(Miso),
.Sck(Sck),
.Led(Led)

);

always @(*) Miso = Mosi;

initial begin
Clk = 0;
Rst = 0;
#10 Clk = !Clk;
#10 Clk = !Clk;
#10 Clk = !Clk;
Rst = 1;

forever #10 Clk = !Clk; //周期50M
end

initial begin
$monitor($time,,,"Led = %b ",Led);
end  


endmodule


仿真结果







广告

文章评论 0条评论)

登录后参与讨论
相关推荐阅读
LoneSurvivor 2018-02-25 08:26
C++输入/输出流(2)
1. get()函数#include<iostream>using namespace std;int main(){    char s1[80], s2[...
LoneSurvivor 2018-02-23 12:19
C++输入/输出流(1)
1. 输入/输出流类层次 C++的输入/输出流类库是用派生方法建立起的,它有2个平行的基类,streambuf和ios。其他的流类都是从这两个基类直接或间接派生的。1.1  ...
LoneSurvivor 2018-02-19 11:36
C++多态(4)——特殊运算符重载和类类型转换
1.“++”和“--”的重载     运算符“++”和“--”的重载要区分前置和后置两种形式。如果不区分前置和后置,则使用operator++()或operator—()即可...
LoneSurvivor 2018-02-12 11:15
C++多态(3)——运算符重载
1.     运算符重载的定义     运算符重载也是实现多态的一个重要手段。运算符重载实现的是编译时的多态,即静态多态性。C++预...
LoneSurvivor 2018-02-12 10:31
C++多态(2)——纯虚函数与抽象类
   抽象类是一种特殊的类,它提供了统一的操作界面。建立抽象类是为了多态地使用抽象类的成员函数。抽象类是包含纯虚函数的类。 1.    ...
LoneSurvivor 2018-02-11 16:24
C++多态(1)
1.     多态      多态是人类思维方式的一种直接模拟,多态性是指不同对象接收到相同的消息时,根据对象类的不同而产...
我要评论
0
1
广告
关闭 热点推荐上一条 /1 下一条