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原创 在设计前期选择更好的架构,避免在后期出现时序收敛问题

2017-8-22 18:24 405 0 分类: EDA/ IP/ 设计与制造

今天, 系统芯片(SoC)的架构非常复杂,不论是什么项目,由于它们很复杂,设计团队之间会产生问题。例如,在芯片设计过程的前期,当总体设计师对一项设计的功能和基本数据流作出决定时,对于时序收敛的各种挑战,他们往往没有预先形成多少看法,到了设计过程的后期,综合布局和布线团队将面临时序收敛的各种挑战。这个问题会给芯片设计进度增加几个月的时间,尤其是转到更先进工艺,例如转到16或14纳米FinFET技术时。一个过去只需要几个星期的设计过程,现在明显地拖了整个进度的后腿。在某些情况下,因为时序不能收敛,整个芯片项目将面临被取消的风险。


我们面对的坏消息是:FinFET这种工艺对时序收敛提出了更大的挑战,这是因为,由于密度更高,在芯片中时序信号走过的距离更长。而且,电压阈值更低,工作频率通常更高。但是,对于设计过程前期和后期的设计师,现在有一个好消息。在前期设计中,利用片上网络技术(Network on Chip),在数据流和系统功能的总体设计阶段,对时序收敛问题的预测,在设计过程后期的布局和布线过程中,能够帮助设计师避免时序收敛的挑战。对时序收敛的预测将帮助系统芯片设计团队避免拖延进度,尽快进入市场。


在使用40nm工艺节点的芯片还是最先进的时候,在设计的早期阶段,总体设计师通常会在一张纸上画一个系统芯片的平面图,然后,把物理约束交给设计过程后期的布局小组去做。在40nm节点之后,由于时序收敛问题,以及它面临的各种挑战,系统芯片的设计变得更难了。


28nm这一代,片上网络技术更多地用到设计流程之中。在系统芯片中,影响时序收敛的最重要的部分是互连这是因为它们包含系统芯片中连接到芯片所有主要部分的大多数连接线,而且因为它们跨越了整个芯片。片上网络(NOC)互连技术是在芯片的内部实现打包(Packetized)传输通信,更重要的是可以透过位于互连的边缘并且靠近对应的IPNIU,将互连和芯片中的其他IP块分离出来。由于片上网络具有这些功能,可以让在工程师对整个系统芯片作时序收敛之前,针对互连(interconnect)进行自动的时序收敛 

时序收敛和管 

如果一个信号经由一个物理连接从一个IP块传到到它的目标IP块,需要的时间不止一个时钟周期,就会出现时序收敛问题。如果发生这种情况,需要插入管道(Pipeline)或中继器(Repeater),以便维持目标频率。我们可以在正确的地方插入正确的管道,用这个方法来实现时序收敛。


传统的管道是由互连RTL团队用手工的方法加进去,这个过程既耗费时间,也很容易出错。此外,互连IP块的变化经常发生在时序收敛之前,这是工程变更(ECO)引起的,所以用手动来实现时序收敛的方案要事先预留,以便应付系统芯片的不断修改。一个大的系统芯片有超过6000的管道(Pipeline)可以选用,有1到9种管道配置供选择,结果是6000阶乘的组合。在一个复杂的系统芯片中,还可能有多达60个时序参数需要设置。在复杂程度这么高的情况下,用手动方法很难做到时序收敛。如果要这样做,会导致进度延后。


然而,在今天,把片上网络互连RTL和针对NoC以及NoC专属的Physical Awareness的工具结合起来使用,可以自动实现时序收敛。在架构设计/ RTL这个阶段,这样的工具能够估计时序收敛的频率,在后面的布局和布线阶段,能减轻时序收敛过程并实现时序收敛自动化。使用这些工具可以提高系统芯片设计进度的可预测性,并且优化互连面积、功耗和时间延迟。


在芯片设计的早期阶段发现和解决时序收敛问题


在复杂的、一步接一步循序渐进的设计过程中,例如系统芯片的设计,问题早解决的成本比晚解决低。因此,最好是在确定系统芯片架构设计的阶段解决潜在的时序收敛问题,而不是等到后面的RTL开发过程,或布局布线阶段。如果设计团队把时序收敛任务留到一个复杂的系统芯片的布局和布线(P & R)阶段才做,那么他们的项目将需要几天或者几个星期的时间反复进行布局和布线。反复进行的这些步骤会增加成本,拖延进度,可能会使项目错过关键性的商机,从而任何早期获取市场利润和市场占有率的势头都将化为乌有。


对于希望导入新方法进入设计流程以改善后端时序收敛问题的芯片设计师与架构师要评估下列三种能力:


一、在设计过程的前期,根据IP的清单和他们的IP连接的参数,自动生成元平面图。它提供IP连接器(Connector)/插座(Socket)的位置,从而提供互连链路的距离;

二、根据布局图中IP块插座的位置,自动的进行互连IP RTL布局;

三、能够自动打开管道(pipeline),实现时序收敛。


芯片设计团队已经成功地做到了这些。他们正在帮助芯片架构师和設計后期的布局/布线团队避免在时序收敛方面出现的挑战,而时序收敛问题会推迟产品进入市场。在芯片架构设计中,在事先知道它们对时序收敛的影响的情况下,我们这个行业有可能设计出更复杂的系统芯片,同时减少由于后期设计中时序收敛问题而造成进度落后的风险,而时序收敛问题是在设计流程的最后阶段发现的。


作者简介:

K. Charles JanacArteris公司主席、总裁兼行政总监。在他二十多年的职业生涯中,曾在多个行业工作,其中有电子设计自动化,半导体资产设备,纳米技术,工业聚合物和风险投资。

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