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原创 Error: Top-level design entity "verilog_first" is undefined

2017-7-21 09:31 282 0 分类: FPGA/CPLD

Question: Quartus Ⅱ 软件抛出 Error: Top-level design entity "verilog_first" is undefined


Analysis:所建模块名称顶层文件名称不一致 导致Error出现。如图所示:3


                  错误提示:Error: Top-level design entity "verilog_first" is undefined.

Solution:将“模块名和顶层文件名“”改一致,再次编译运行即可!


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