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原创 小梅哥FPGA时序分析笔记(一)学了4年才学会——废话连篇

2019-6-20 11:46 3349 52 15 分类: FPGA/CPLD 文集: FPGA深入学习

小梅哥FPGA时序分析从遥望到领悟系列

这么取名字,大概率会被人家笑话吧,一个呆头呆脑哈里哈气的憨厚形象跃然纸上。不过呢,仗着自己脸皮不薄,又被人称为IT直男,也就这么写了。

自己是从2014年开始,每天和FPGA打交道的,刚开始嘛,做的都是入门级的功能,写的都是入门级的程序,跑跑VGA、写写SPI也就差不多了,如果用到SDRAM,也顶多跑个100MHz到顶了(虽然这个频率不高,但是不注意设计,即使是100M也有跑不动的时候),很少有关注性能的。

虽然不关注性能,但是也还是遇到过很多次因为性能问题导致设计不稳定的情况,典型的例子就是之前有开发一个基于CY7C68013芯片的USB传输模块,写出来的程序,在不同的板子上工作,有的能正常通信,但是有的在通信过程中就会出现数据误码的情况,比如理论上连续的两个数据应该是0x55550xAAAA,但是实际收到的时候,可能就变成了0x55550xEAAA

后来在基于CYUSB3014USB3.0芯片上也同样遇到了这个问题,网友用我们的板子,用我们的程序一切都OK,但是把程序移植到自己的板子上去,就会经常出现误码的问题。网友很无语,我也很无奈(PS:这些问题现在都已经帮客户解决了,毋庸担心)

再有一个典型的例子就是,使用ADV7123芯片完成数字RGB时序到模拟VGA信号的转换时候,必须要将输送给ADV7123芯片的时钟信号先取反再输出,否则当在VGA显示屏上显示时,就会出现图像的轮廓处出现大量杂色的情况(不知道自己是不是可以用这个思路去做个轻量级的边缘检测系统,哈哈),不仅仅是ADV7123 VGA,即使是普通的RGB接口的TFT屏,买回来的液晶厂家不一样,批次不一样,也会存在这样的现象。到最后就是,同一个程序,用在不同批次的显示屏上,有的需要将输出时钟先取反,有的又不能取反。且不说客户使用体验,就是自己,看到这种现象,也是钢牙崩碎不能忍。

所以,这一切的一切,问题到底在哪里呢?当时的我就知道,答案是时序出了问题。可是,问题该怎么去解决呢?

一提起时序,又想起了经常就会有网友跑过来问我,基本原话就是小梅哥,我现在准备开始学习FPGA了,但是听别人说,做FPGA开发,最重要的就是时序,请问您有时序方面的资料吗?这样的问题,几乎每年都会遇到几次,问题内容惊人相似,我的答案也是惊人的客(可)气:没有。

为啥这么回答呢?一是因为哪怕是在不久之前(或者说写本文之前),我都确实是真的没有这方面的资料,或者说没有能拿得出手的资料,所以不怕丢面子,实话实说罗,可以说,到目前为止,网上能找到的真正能够让人一看就懂,真正能用的时序处理方面的资料确实比较的少,希望通过网络博文之类的学会时序分析和约束的细节方法,难度很大;二是我认为,刚开始学习FPGA,一上来就问时序这些东西,有点心高急躁,要学会FPGA,在时序之前,还有超级多的东西要学习呢,FPGA可编程原理、Verilog基本语法、基于FPGA的系统设计常见方法、调试技巧、验证手段等,这些不学好,时序的资料看十遍也不一定能消化的掉。第三嘛,则是感觉大家的认知可能有一定的偏差,单就时序这两个字来说,其涉及的内容还是比较广的,从简单的说,UART协议里面,一个起始位、8个数据位、1个停止位可以算作是时序定义了(当然这里更应该说是协议的时序),一个DAC芯片,使用SPI接口,MOSI接口上输出16位数据,高4位为控制字,低12位为需要输出的电压值的数字编码也可以算作是时序(毕竟器件的规格书里面用的是timing这个词)。再到FPGA里面最关心的,触发器的输入端口的数据,需要在时钟信号上升沿之前多久稳定下来(setup time),需要在时钟信号上升沿之后再保持多久的稳定状态(hold time),这些都是时序。而我们在进行FPGA系统设计的时候,开发过程的大部分时间都是在和简单的协议时序打交道。单纯的问一个时序方面的资料,我也确实不知道他关心的是哪个时序(我猜他们想问的实际应该是D触发器的建立时间,保持时间之类的时序吧)。

作为一个别人口中卖板子的人,我本来没有必要去做这些事情,只需要服务好我的客户,然后做一堆大家觉得好玩儿的例子,让大家在我们的板子上能够体验到更多的功能,我的板子也就不愁销量了。事实上,在曾经长达一年半的一段时间里,我确实是这样,每天都是在写例子,发教程文档。但是最后发现,自己做的事情,大部分都是服务于本科毕业设计的,而非真正的FPGA开发人员。对于那些FPGA开发人员提出的问题,我往往并不能给出直接的解答。所以,在那之后的近一年时间里,我在网络上发的东西少了,就像是转行了一样,好几次都有网友直接发消息问我最近在忙啥呢,好久都没看到我出新东西了,而我的统一回复都是——学习。

前段时间和一位一直关注关心我的大学老师聊天,他也提到了我最近产量下降的问题,说是好久没有看到我出教程文章了。我苦笑着说,不是我懒了,而是我不敢轻易出东西了,因为一个行业做的越久,就越会发现自己知之甚少,然后回顾自己之前写过的文章,出过的所谓的教程,总有疏漏和不完善的地方。所以我现在,几乎是把大量的时间都花费在自己学习上,很多知识,边学边练,今天刚做好的笔记,明天再继续调试的过程中,又发现了不完善或者遗漏的地方,然后心里暗自窃喜,幸亏没有发出去给客户当教程。我相信通过这样的长期练习,总能量变引起质变,总有一天我能打通自己的任督二脉,对一个东西有较为正确的认知。

所以,以后我大概率是不敢打着教程的旗号发布任何东西了,而是以一种很低的姿态,以一个学习者的姿态分享自己的笔记。通过笔记的方式,将自己的一些领悟发表出来,和网友一起学习,一起讨论,一起进步。

好了,不能再扯了,再扯就真的跑题了,言归正传。

我一直希望,通过自己的学习和笔记,让每个关心“FPGA时序设计”的人能够真正的理解时序分析和约束的本质。让他们能够通过阅读我自己分享的心得,学会一点点时序分析和约束的方法。为此,我从去年12月开始,就一直在进行时序方面的学习,到现在也差不多半年时间了。半年里,每当我通过时序分析,时序约束的方式解决一个问题,我都会为之欣喜,我学好“时序”的心也就更加坚定一点。如今,把这些经历以图文的形式总结归纳下来,一是给自己的知识做一个记录,方便日后需要的情况下再翻看;二是希望有需要的网友能够通过我自己的笔记找到哪怕一丁点思路;三嘛,也是怕长时间不冒个泡,怕大家忘了我。

感谢大家看我扯了半天不痛不痒毫无营养的废话,好了,预知后事如何,且听下回分解。(下节预告:(二)时钟质量是生命——初遇时序)



作者: 小梅哥., 来源:面包板社区

链接: https://www.mianbaoban.cn/blog/uid-me-452191.html

版权声明:本文为博主原创,未经本人允许,禁止转载!

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文章评论 4条评论)

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CrazyFPGA 2019-7-3 20:39

大力支持,共同学习

不再是好人 2019-6-30 15:07

小梅哥,我是你粉丝。感谢你的分享!

wjx943_536273043 2019-6-25 20:04

好的文章

T.b.K 2019-6-20 15:39

真是好久不见你的文章,欢迎回来
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