广告

原创 努力了几个月,结果什么都没有...

2009-6-21 23:05 1621 0 1 分类: 工程师职场

哎 ,原本努力了,终会有点回报,结果什么都没有。今年的电子设计大赛我好像参加啊, 可现在呢?哎 ,上午刚刚去答辩(学校选队),由于自己准备的不好,也许自己的实力还是不行吧,做的项目没有完成,而且还不知道错在哪?去答辩前东西有没用,学校连给说的机会都没给,好想参加啊 ,我和我的哥们做的基于DDS 和FPGA的波形发生器啊。哎。。继续努力吧,为自己加油吧。为努力的人加油啊。

广告

文章评论 1条评论)

登录后参与讨论

akuei_2_550826815 2011-6-21 12:39

去社区发帖吧~这样我也比较容易回答 www.heijin.org

sontf_song 2011-6-20 22:02

你好,阅读到Experiment03,不理解是如何用10ms对H2L_Sig和L2H_Sig进行过滤的. 特向您请教一下! 我的理解如下: 分析verilog code执行过程: Step0: i=0, 判断H2L_Sig和L2H_Sig; 这里假设H2L_Sig=1, 即有falling edge发生, 则i=1; Step1: i=1, 先判断Count_MS是否等于10ms, 当然, 刚开始不等于10ms, 所以要执行isCount=1, 这样就会启动10ms定时器, 当Count_MS=10ms时, 让rPin_Out=1. 但是这里没有再次判断H2L_Sig状况, 相当于, 只要有检测到falling edge就会让rPin_Out=1. 这里增加10ms delay, 只是delay输出; 但没有对输入信号进行再次判断!!! 有波形, 但不知如何上传...

beinghu2 2009-7-5 22:43

这个东东都有源码的啊,网上到处都是。 可惜啊
相关推荐阅读
408710332_308503918 2011-11-24 22:34
TQ对于我这个非深入理解的人来说。。
TIMEQUEST,或时序约束,对于一个单干的人来说实在有点痛苦啊。知道它,对于一个硬件工程师的重要性,可惜现在处于无法入门的阶段啊。差不多已经理解了,书上介绍的概念,但如何用到实际的项目中,完全...
408710332_308503918 2011-10-30 21:45
哎,~终于可以再搞FPGA了
     本来打算以前就要好好搞FPGA了,无奈老板要求,弄了一段时间的ZIGBEE,入门开始的(通信协议这块以前没开过,把我弄的痛苦死了)。还好陆陆续续一个多月,基本掌握了它,可以完成室内相关气...
408710332_308503918 2011-09-22 16:52
EDN,今天我再一次的回归了。
今天,我认真地翻看了,我的EDN,发现以前发表的感谢或者说是杂谈点击率达到3500+,对一个较为不太多说的人,感到无比的高兴。先乐一下 ,哈哈。 说到回归,主要是只从09年 参加电子设计大赛,大学生数...
408710332_308503918 2009-07-18 20:35
请问各位大侠:为何我对时序图的分析老不太对呢?
        最近,查了很多的资料,有很多资料,他给的时序图,我自己写代码时老碰到问题,老不对,感觉没有那种上手的感觉,或说没有手感吧。我现在一直在用verilog 编写程序,各位大哥大姐,给小弟一...
408710332_308503918 2009-06-25 20:28
我很次,但我在加油...
暑假又来了,不知道干嘛呢?继续我们的小东西制作吧,因为什么都不会,真的什么都不会,只有理论,理论而言啊。吧我未完成的完成吧,吧我想做的做完吧,因为我次,所以我在加油,我不想别人比我好,我看不惯恨人比我...
我要评论
1
0
广告