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CLKDLL使用带来的思考

2009-11-24 19:04 4551 0 4 分类: FPGA/CPLD


CLKDLL使用带来的思考


         一直以为DCMDLL说得都是一个东西,使用了才知道Xilinx的时钟管理策略还真得蛮多的,虽说基本的原理上都有点大同小异。


<?xml:namespace prefix = v ns = "urn:schemas-microsoft-com:vml" /><?xml:namespace prefix = o ns = "urn:schemas-microsoft-com:office:office" />


e0e4099b-a4c4-44c3-ab4d-ba2ff2e9cf10.JPG


1


         先说DCM,字面上理解就是数字时钟管理单元,主要完成时钟的同步、移相、分频、倍频和去抖动等。而DLL是数字延迟锁相环的意思,是通过长的延时线达到对时钟偏移量的调节,而这个调节是通过比对反馈回来的时钟信号实现同步输出的。DCM实际上不止DLL结构这么简单,它还包括了DFS\DPS\DSS等组件。官方的说法如下:


The digital clock manager (DCM) component implements a clock delay locked loop (DLL), a digital frequency synthesizer (DFS), digital phase shifter (DPS), and a digital spread spectrum (DSS). http://blog.ednchina.com/ilove314/


         Xilinx早期的Virtex器件不提供DCM资源,只有CLKDLL,这个CLKDLL实现的时钟输出相对单一,但是基本的时钟偏斜的优化效果还是可以达到的。简单的插入语言模板进行例化就可以了。需要注意的是时钟反馈信号CLKFB不能够直接和时钟输出CLK0连接,必须让CLK0BUFG一下。可以如下进行例化(不使用的时钟可以空着):


CLKDLL #(


      .CLKDV_DIVIDE(2.0),     // Divide by: 1.5,2.0,2.5,3.0,4.0,5.0,8.0 or 16.0


      .DUTY_CYCLE_CORRECTION("TRUE"),  // Duty cycle correction, TRUE or FALSE


      .FACTORY_JF(16'hC080),  // FACTORY JF Values


      .STARTUP_WAIT("FALSE") // Delay config DONE until DLL LOCK, TRUE/FALSE


   ) http://blog.ednchina.com/ilove314/


CLKDLL_inst (


      .CLK0(clk0),     // 0 degree DLL CLK output


      .CLK180(clk180), // 180 degree DLL CLK output


      .CLK270(clk270), // 270 degree DLL CLK output


      .CLK2X(clk2x),   // 2X DLL CLK output


      .CLK90(clk90),   // 90 degree DLL CLK output


      .CLKDV(clkdv),   // Divided DLL CLK out (CLKDV_DIVIDE)


      .LOCKED(locked), // DLL LOCK status output


      .CLKFB(clk00),   // DLL clock feedback


      .CLKIN(clk),   // Clock input (from IBUFG, BUFG or DLL)


      .RST(!rst_n)        // DLL asynchronous reset input


   ); http://blog.ednchina.com/ilove314/


                                 


//    BUFG     : In order to incorporate this function into the design,


//   Verilog   : the following instance declaration needs to be placed


//  instance   : in the body of the design code.  The instance name


// declaration : (BUFG_inst) and/or the port declarations within the


//    code     : parenthesis may be changed to properly reference and


//             : connect this function to the design.  All inputs


//             : and outputs must be connected.


 


//  <-----Cut code below this line---->


 


   // BUFG: Global Clock Buffer (source by an internal signal)


   //       All FPGAs


   // Xilinx HDL Language Template, version 9.1i


 


   BUFG BUFG_inst (


      .O(clk00),     // Clock buffer output


      .I(clk0)      // Clock buffer input


   ); http://blog.ednchina.com/ilove314/


 


   // End of BUFG_inst instantiation


黄色:clk00              绿色:clkdv2分频时钟)http://blog.ednchina.com/ilove314/



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黄色:clk00              绿色:clk0BUFG前)http://blog.ednchina.com/ilove314/



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黄色:clk00              绿色:clk2x2倍频时钟)http://blog.ednchina.com/ilove314/



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黄色:clk00              绿色:clk9090度相移)http://blog.ednchina.com/ilove314/



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黄色:clk00              绿色:clk180180度相移)



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         对于时钟偏斜的改善也是显而易见的,原先的clock path skew/delay(也即clock network latency)一般在12ns,现在都在-0.5ns0ns。至于为什么这个skew值可以是负值呢?特权同学看了很多资料,都只是轻描淡写的说DLL是通过外部的反馈时钟,然后调节内部的延时实现最终的skew的减小。从clock skew的定义来看,时钟从输入到各个寄存器的延时不可能是负数的,惟一的可能是经过DLL后的时钟被整个的延时了大约1个时钟周期,从而达到下一个时钟沿和上一个时钟沿对齐的效果,那么这个clock skew为负值就不难解释了。


         特权同学也特意从上电开始捕获了DLL输出时钟(引到了输出PAD上,这个延时也不小),和时钟的输入(FPGA的输入PAD)做了对比。发现确确实实有那么一个相位的调整过程。而且这个相位的调整是在DLL输出开始时,输出时钟滞后输入时钟将近270度,如图9所示;图10捕获到了更为明显的相位调整,即从中线左侧到右侧的变化。正常稳定后的输出如图11和图12所示,相位依然滞后而不是负值那是因为我所捕获的这个输出时钟是拉到了PAD上的缘故,延时大了一些也在所难免。http://blog.ednchina.com/ilove314/


         绿色为输入时钟,黄色为DLL输出时钟引到PAD上。http://blog.ednchina.com/ilove314/



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8 上电的整体信号捕获



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9 产生DLL输出时钟



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10 明显的相位调整



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11 稳定的输出时钟



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12


 


关于更多DLL的内容也可以参考:http://blog.ednchina.com/ilove314/


http://bbs.eeworld.com.cn/redirect.php?fid=12&tid=69856&goto=nextoldset


http://www.61ic.com/Technology/EDA/200610/6730.html


 


 


 

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文章评论 4条评论)

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liuchang_168534280 2014-11-14 11:39

啥也不说了,特权的博客无论从排版还是内容在EDNChina都首屈一指,看起来很舒服

000lidongsheng_843953590 2010-2-3 09:00

感覺有點深奧,我是連鎖相環還沒有搞透徹呢 慢慢學 哎

RickySu 2009-12-2 14:17

特权同学理论结合实践啧啧,赞一个

ilove314_323192455 2009-11-25 19:57

哈哈……首先,谢谢riple兄看得那么细心;其次,那个示波器上的时间不准,应该倒12个小时才对。

ash_riple_768180695 2009-11-25 07:41

特权同学辛苦了!工作到凌晨,佩服!深入浅出,图文并茂。这篇文章应该可以评为年度最佳了!
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