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项目日志5——AD调试(Virtual JTAG接收窗口)

2010-3-8 20:39 2634 0 6 分类: FPGA/CPLD

项目日志5——AD调试(Virtual JTAG接收窗口)


         这几天花了点时间,做了一个简单的Virtual JTAG接收调试窗口,如图1所示。也借着这个机会稍微再对tcl/tk更熟悉了一些。


<?xml:namespace prefix = v ns = "urn:schemas-microsoft-com:vml" /><?xml:namespace prefix = o ns = "urn:schemas-microsoft-com:office:office" />


a144cd85-ab30-4feb-9882-87239d40be05.jpg


1


使用时一般是先GetHardwareName,然后SelectHardwareàByteBlasterII,最后按下ReadChannel 0-7按钮可以得到下面的数据。第一组是连接到做测试的AD芯片的接收端,数据和实际相符,而后面一些数据时内部测试用的模拟数据,也都吻合实际数据。WriteIRWriteDR是个空壳子,还不能够使用,以后需要的时候花点时间再补强一下功能。


Sample The 0 channel value : 0xBC


Sample The 1 channel value : 0x11


Sample The 2 channel value : 0x22


Sample The 3 channel value : 0x33


Sample The 4 channel value : 0x44


Sample The 5 channel value : 0x55


Sample The 6 channel value : 0x66


Sample The 7 channel value : 0x77


 


Tcl/tk脚本:


 http://space.ednchina.com/Upload/2010/3/8/28700d95-cf68-4777-be60-a5cd1c9ab7cb.rar


Verilog脚本(包括Virtual JTAG的例化):


 http://space.ednchina.com/Upload/2010/3/8/711a2101-7e34-4aab-b95a-62880f2d9fdf.rar


 


 


 

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文章评论 6条评论)

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profee.zhang_892409436 2016-3-4 16:49

2016年3月4日已阅

coolgchat 2011-9-4 17:25

受教了! 请问下阁下为什么在每个程序的结尾都做open_device和close_device的操作呢? 把device open和close放在一个main里面会不会更好呢?

weifangkun_899376101 2011-3-18 17:07

受教了,自己也试试看...

al2652103 2010-12-5 22:42

把你的例子档了下来 学习了下 想请教下关于用TCL编写这种图形界面哪有好的资料 想学习下 谢谢!

ilove314_323192455 2010-4-6 16:05

VJ时钟标称的最大速率是10M,如果你的数据吞吐量不会比这个大的话是没有问题的。具体实现并不难,只要你在发送方或接收方设置一个循环即可。

jackwanghpss_800644851 2010-4-6 09:03

在这里想问特权同学一个问题,如果我要测试的AD是不停输入数据的话,virtual jtag 也能够很方便地测试出来吗?如果能的话,怎么测试出来啊?谢谢!

ash_riple_768180695 2010-3-9 08:33

一个字,好!
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