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SDRAM时钟相移估算

2010-3-24 18:23 11663 0 17 分类: FPGA/CPLD

SDRAM时钟相移估算


         Quartus II Handbook Version 9.0 Volume 5:Embedded Peripherals》中Section I1. SDRAM Controller Core部分提出了如何估计SDRAM数据有效信号窗口,并且给出了SDRAM时钟相对于FPGA时钟相移估计公式。


         下面先就事论事,对官方给出的这个公式做一些推导说明。(详细的内容请读者参考上面给出的资料,本文重点讨论估算公式。)原文的四个公式如图1和图2所示。


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         对上述四个公式的推导如图3和图4所示。



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         由上面得到的四个参数再代入下面两个公式求得Maximum LagMaximum Lead


Maximum Lag = minimum(Read Lag, Write Lag)


Maximum Lead = minimum(Read Lead, Write Lead)


         最后的相移值由(Maximum Lag + Maximum Lead/ 2得到。简单的理解,就是相移值满足数据读和写有效的最小区间的中间值。


         过去特权同学对这个相移估算也没有太多办法,只能凭感觉找,或者说是主要根据时序分析的结果来一次次的定位最佳的相移值,工作量比较大,也有撞运气的成分在里面,而Altera官方提出的这个方法还是很有效的,至少可以将用户的相移值定位到一个比较小的范围内再进行调整。在这个基础上还需要考虑一些PLL输出延时或者说是板级延时之类的影响,一般也只需要微调就可以搞定。


         为了验证这种估算方法在工程应用中是否可行,特权同学特地拿出过去一个比较稳定工作的SDRAM控制器的一些参数进行计算。估算需要涉及到的参数如图5、图6、图7、图8所示。图5slack最小的R2P输出时间;图6slack最大的R2P输出时间;图7datasheet提供的FPGA寄存器的建立保持时间参数,在TimeQuest的路径分析报告中也能找到这些参数;图8SDRAMDatasheet提供的相关时序参数。



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         结合上面的参数,可以进行相移估算如图9所示。



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         估算到的最佳相移值是1.2005ns,而实际工程中稳定运行的相移是2ns,即估算值的微调范围内。


 


 

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文章评论 17条评论)

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446507564_139691246 2016-5-12 11:45

他这个你完全读懂了,没有不明白的,按照这个就能做了?我咋没整出来呢,TCO最大最小的值,你告诉我是怎么怎么来的呗?请教您了

446507564_139691246 2016-5-12 11:44

我就不明白了,既然博客上有错误还有提问的,为啥不改了和给解释了呢。要不你就别写,要写你就好好写,欺世盗名吗

863963739_575019969 2015-4-29 23:47

厉害

chauwking_314544583 2015-4-18 18:24

坚持学习

549753046_274038819 2015-4-7 15:00

怎么才能学好呢

billzhu_345737527 2013-7-28 08:14

你好!SDRAM的数据好找,可是图5、6、7的数据从何而来?你的文章中说“在TimeQuest的路径分析报告中也能找到这些参数”,是说不用TimeQuest可以得到吗?如果必须用TimeQuest进行约束才能得到需要数据的话,是否要循环多次?你看,我们的目的是确定时钟相位,可在约束时就必须先输入SDRAM时钟相位啊,是多少?初步设为0吗?如果约束通过,何必再调相位?还是要约束的内容与相位无关?

xflu86 2011-9-23 16:02

特权大哥,您写的公式我能看懂,但是对Tco(MAX)和 Tco(min)在timequest中是如何得来的却不是很清楚。您能给小弟讲一下吗? (我的邮箱xflu86@163.com)

gongjunjie1989_803067586 2011-1-12 14:46

特权大哥 你那个第一个read延时的推导公式按你自己的定义是不是写反了因该是 Tshirft1 + Th < Toh => Tshirft1 < Toh -Th

ilove314_323192455 2010-12-13 11:24

请参考《特权和你一起学NIOS2 第五章》内容,这里的计算是有一些问题。谢谢

zxk_900122_919383232 2010-12-11 15:55

我看Altera官方的例子发现最终计算是这样的, The SDRAM clock can lag the controller clock by the lesser of Read Lag or Write Lag: Read Lag = tOH(SDRAM) – tH_MAX(FPGA) = 2.5 ns – (–5.607 ns) = 8.107 ns or Write Lag= tCLK – tCO_MAX(FPGA) – tDS(SDRAM) = 20 ns – 2.477 ns – 2 ns = 15.523 ns The SDRAM clock can lead the controller clock by the lesser of Read Lead or Write Lead: Read Lead= tCO_MIN(FPGA) – tDH(SDRAM) = 2.399 ns – 1.0 ns = 1.399 ns or Write Lead= tCLK – tHZ(3)(SDRAM) – tSU_MAX(FPGA) = 20 ns – 5.5 ns – 5.936 ns = 8.564 ns Therefore, for this example you can shift the phase of the SDRAM clock from –8.107 ns to 1.399 ns relative to the controller clock. Choosing a phase shift in the middle of this window results in the value (–8.107 + 1.399)/2 = –3.35 ns. 那是不是应该这样算啊(-Maximum Lag + Maximum Lead)/ 2?
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