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Cyclone4 电路设计要点

2011-11-29 10:15 4576 0 1 分类: FPGA/CPLD

Cyclone4 电路设计要点

1.       关于各档电源供电和Cyclone3一样,如下表:

20110714134902001.gif

2.       不同配置方式下MSEL管脚的电平设置,JTAG配置方式有最高的优先级,无需对MSEL做特别的设定,但推荐接地。

20110714134902002.gif

3.       AS配置方式FPGA器件与配置芯片电路连接原理图:

20110714134902003.gif

4.       AS配置方式在线编程原理图:

20110714134903004.gif

5.       JTAG配置下载电路:

20110714134904005.gif

6.       关于VREF管脚

When VREF pins are used as regular I/Os, they have higher pin capacitance than regular user I/O pins. This has an impact on the timing if the pins are used as inputs and outputs.

20110714134904006.jpg

         就特权同学的理解,这些VREF脚主要是针对一些低压差协议接口而设计的,但也可以作为user I/O,只不过VREF管脚电容相对于其他的一般I/O要大一些。Handbook中的管脚电容情况如下:

20110714134904007.gif

         管脚电容影响其时序,通常TimeQuest在计算net delaycell delay等参数时,都涉及相关路径的R\C\LOAD等参数。也就是说,这些C偏大的VREF管脚的时序延时相对一般I/O会大一些。其实在应用中问题也不是很大,如果用户在管脚的pin2regreg2pin延时上没有特别高的时序要求。

 

 

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文章评论 1条评论)

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billzhu_345737527 2012-10-27 22:02

有没有自己做过得电路,并测试通过的电路发上来,供大家学习一下

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