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Altera2011研讨会杂感

2011-11-29 10:11 3151 0 4 分类: FPGA/CPLD

Altera2011研讨会杂感

         前天参加了奥特拉年度例行研讨会,听到看到想到了一些东西,随便拿出来和大家分享。

1.       SOC FPGA即将推出,采用Cortex-A9的硬核,硬核外设还蛮丰富的。此举看来是和xilinx Kintex-7唱对角戏。又是高端应用,咱其实更期待嵌个哪怕只是50/80MCortex-M0/M1就足够了。

2.       M4K/M9K的升级M20K,其实RAM的大颗粒在中低端应用中并不合适,大大降低了它的利用率。而新推的5系列则使用M10K并且对于一些低存储量缓存应用量身打造了所谓的640bit细颗粒块,这个听上去不错,对于提高低端应用中的RAM利用率还是很有帮助的。

3.       相应的,工艺提高带来的性能提升其实已经非常有限了,但是资源的提升还是很可观的,比如LERAM,这方便是比较值得期待的。

4.       另外想说说Qsys,其实11推出这个概念的时候,特权就有些嗤之以鼻,都是换汤不换药的东西,苦就苦了我们这群想与时俱进又想轻松移植工程的伙计们了。据说12以后就不再支持SOPC Builder了。其实刚一看到Qsys还真没觉得有多大差异,这回听上面所谓的专家一说,还确实认可了那么点所谓的“优势”。提了5个理由,有兴趣的朋友不妨去了解一下:

http://www.altera.com.cn/education/demonstrations/qsys/migration/migrate-to-qsys-demo.html

5.       最后,想到总线这个东西,忽然感觉真的很神奇,即便只是AvalonMMST,用上手后觉得做系统衔接和互联确实非常实用。据说Qsys往后会兼容ARMAXI3/AXI4总线。特权同学的新书里也有一章提到总线的一些概念,打了一下比喻做了一些普及型的讲解,也许只是带新手入门而已,但总线这个东西一定要用了才有感觉。

 

 

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文章评论 4条评论)

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huangna16_237793349 2011-8-19 13:44

航航哥去杭州了吗,我也想去啊

liujialiujia2006 2011-8-19 11:51

吴同学,你好! 我是一名在校学生,经常关注你的博客 现在有一个 FPGA 图像采集的项目 出了一些问题,想请教一下你,我采用的片子是 XILINX的 XC2S50AN 在学习你的资料的基础上在片内 做了一个 SDRAM 的接口 控制器, 还有就是做了 小部分其它的接口控制,系统时钟48MHZ SDRAM读写控制器 倍频到132M控制 目前时序约束只做了部分...... 现在的问题是 图像可以正常的预览(12帧/S) 但单次 通过IIC线拍照的时候 会出现卡的情况,目前板级之间的数据排线 是6CM 长,情况尚可,一旦把数据线加长到20CM 左右 就完全不行了..... 是 CPLD的驱动电压不够? 还是 我的 CPLD内部控制器 有问题啊?这个问题怎么解决啊》能帮帮我么?

weeren_937373575 2011-8-19 09:10

不管是Builder 还是Qsys,都是噱头,不如自己例化。里面有没有ARM是无所谓的,没啥必要,大多数人是用不到的。如果能把flash,和DRAM集成在里面,或许有搞头,不然布线就能布死人,没有用MCU通过I2C之类的低速接口控制来的快。

xucun915_925777961 2011-8-18 22:33

搬个板凳来听听课^_^
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