原创 VGA接口时序约束-上

2013-5-30 09:07 2917 0 分类: FPGA/CPLD 文集: VGA接口时序约束

VGA接口时序约束-

SF-VGA模块购买地址:http://myfpga.taobao.com/

         SF-VGA模块板载VGA显示器DA转换驱动芯片AVD7123FPGA通过OUPLLN连接器驱动ADV7123芯片产生供给VGA显示器的色彩以及同步信号。SF-CY3核心模块与SF-VGA子模块连接的系统框图如图所示。FPGA产生ADV7123的同步信号以及3组供给ADV7123内部3路并行DA的数字信号,经过ADV7123的这3VGA色彩数字信号最终转换为0~0.7V的模拟电压送给VGA显示器。而FPGA另外会产生用于同步色彩数据的场同步信号VSYNC和行同步信号HSYNC

20130529195016772001.png

         驱动VGA显示的接口,主要有以下3种信号:行同步信号HSYNC,场同步信号VSYNC和数据总线。数据的同步是靠前面两个信号来协助的。至于HSYNCVSYNC和数据总线之间以什么样的关系进行传输,这都是相对固定的,虽然VGA收发双方没有时钟信号做同步,但我们通常会约定发送方有一个基本的时钟,VSYNCHSYNC和数据都会按照这个时钟的节拍来确定状态。

         VGA的接口时序如图所示,场同步信号VSYNC在每帧(即送一次全屏的图像)开始的时候产生一个固定宽度的高脉冲,行同步信号HSYNC在每行开始的时候产生一个固定宽度的高脉冲,数据在某些固定的行和列交汇处有效。

20130529195020447002.png

                  对于ADV7123来说,在它的输入管脚上,理想的时钟和数据波形如图所示。在驱动时钟LCD_CLK信号的上升沿,将对所有的数据和控制信号进行锁存。

20130529195025285003.png20130529195029173004.png

         我们还要进一步关心这些数据锁存时相对时钟信号的建立时间和保持时间。再来看下面这个图,这里所示意的t1其实就是数据的建立时间,而t2则是数据的保持时间。

20130529195034763005.png

         从对应的时序表中,我们找到了t1>0.2nst2>1.5ns这样的信息。

20130529195039601006.jpg

 

 

广告

文章评论 0条评论)

登录后参与讨论
相关推荐阅读
特权ilove314 2016-06-30 21:16
例说FPGA连载6:FPGA开发所需的技能
例说FPGA连载6:FPGA开发所需的技能 特权同学,版权所有 配套例程和更多资料下载链接: http://pan.baidu.com/s/1c0nf6Qc   前面的文字已经做了很多铺垫,相信读...
特权ilove314 2016-06-28 21:09
例说FPGA连载5:FPGA的优势与局限性
例说FPGA连载5:FPGA的优势与局限性 特权同学,版权所有 配套例程和更多资料下载链接: http://pan.baidu.com/s/1c0nf6Qc   若要准确评估FPGA技术能否满足开...
特权ilove314 2016-06-28 21:05
例说FPGA连载5:FPGA的优势与局限性
例说FPGA连载5:FPGA的优势与局限性 特权同学,版权所有 配套例程和更多资料下载链接: http://pan.baidu.com/s/1c0nf6Qc   若要准确评估FPGA技术能否满足开...
特权ilove314 2016-06-26 22:11
例说FPGA连载4:FPGA语言与厂商介绍
例说FPGA连载4:FPGA语言与厂商介绍 特权同学,版权所有 配套例程和更多资料下载链接: http://pan.baidu.com/s/1c0nf6Qc   Verilog与VHDL 说到FP...
特权ilove314 2016-06-23 21:26
例说FPGA连载3:FPGA与其它主流芯片的比较
例说FPGA连载3:FPGA与其它主流芯片的比较 特权同学,版权所有 配套例程和更多资料下载链接: http://pan.baidu.com/s/1c0nf6Qc   FPGA、ASIC和ASSP...
特权ilove314 2016-06-21 20:32
例说FPGA连载2:FPGA是什么
例说FPGA连载2:FPGA是什么 特权同学,版权所有 配套例程和更多资料下载链接: http://pan.baidu.com/s/1c0nf6Qc   2015年伊始,Intel欲出资百亿美金收...
广告
我要评论
0
0
广告
关闭 热点推荐上一条 /3 下一条