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原创 Cyclone V DDR3 HardCore试用评估报告

2014-10-30 16:12 3082 1 5 分类: FPGA/CPLD 文集: Cyclone V DDR3

Cyclone V DDR3 HardCore试用评估报告

 

{C}1.       硬件平台

开发套件:Cyclone V GX FPGA开发套件

http://www.altera.com.cn/products/devkits/altera/kit-cyclone-v-gx.html

开发工具:Quartus II 13.1

FPGA器件型号:Cyclone V 5CGXFC7D6F31C7ES

DDR3型号:Micron MT41J128M16LA-15E

 20141021070939393.jpg

{C}2.       IP核配置

IP核选择DD3 SDRAM Controller with UniPHY v13.1

20141021070953203.jpg

         DDR3选择MT41J128M16HA-15E进行预设;输入时钟为125MHzDDR3时钟hard core可以设置Cyclone V支持的最大HMC频率400MHz

20141021071039360.jpg

         设定Maximum Avalon-MM burst length1024(最大值即128),可以根据实际需要另设。

20141021071057918.jpg

 

{C}3.       Quartus II测试工程

如图所示,测试工程产生定时写入DDR3的数据,同时定时读出相应地址的数据,并且送入on-chip RAM中进行在线查看。

20141021071151877.jpg

         资源占用情况。

20141021071139823.jpg

 

{C}4.       On-chip RAM在线查看

         在线查看RAM中的数据,每16bit的高8bit都是每秒递增的,都是一样的数据;低8bit数据从04开始递增。读出数据和写入数据一致。

20141021071212875.jpg

 

{C}5.       External Memory Interface Toolkit

Calibration后的2DQ组有效数据读写窗口裕量信息。

20141021071230345.jpg 

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文章评论 4条评论)

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1250305414_933423477 2016-5-30 15:52

这个是根据DDR3的手册来的,对不?

hanyalan322_613886407 2015-12-9 14:31

请问博主, 设定Maximum Avalon-MM burst length为1024(最大值即128),这个是根据什么来设定?与我设计中的哪些参数有关啊?谢谢

ilove314_323192455 2015-2-23 14:10

Quartus II中集成了该功能,同时在RAM的IP核例化时也需要做设置就可以实现

billzhu_345737527 2015-2-6 15:09

请问下博主On-chip RAM在线查看是怎样做到的?用哪个功能或者软件呢?
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