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原创 Cyclone V DDR3 Softcore试用评估报告

2014-10-30 16:04 1791 1 2 分类: FPGA/CPLD 文集: Cyclone V DDR3

Cyclone V DDR3 Softcore试用评估报告

 

{C}1.       硬件平台

开发套件:Cyclone V GX FPGA开发套件

http://www.altera.com.cn/products/devkits/altera/kit-cyclone-v-gx.html

20141029071216325.jpg

开发工具:Quartus II 13.1

FPGA器件型号:Cyclone V 5CGXFC7D6F31C7ES

DDR3型号:Micron MT41J128M16LA-15E

 

{C}2.       IP核配置

IP核选择DD3 SDRAM Controller with UniPHY v13.1

20141029071159702.jpg

         DDR3选择MT41J128M16HA-15E进行预设;输入时钟为125MHzDDR3时钟soft core可以设置Cyclone V支持的最大频率300MHzHMC最大可支持400MHz)。

20141029071238929.jpg

         设定Maximum Avalon-MM burst length1024,可以根据实际需要另设。不要勾选Enable Avalon-MM byte-enable signal

20141029071256509.jpg

 

{C}3.       Quartus II测试工程

如图所示,测试工程产生定时写入DDR3的数据,同时定时读出相应地址的数据,并且送入on-chip RAM中进行在线查看。

20141029071316166.jpg

         资源占用情况。

20141029071335378.jpg

 

{C}4.       On-chip RAM在线查看

         在线查看RAM中的数据,每16bit的高8bit都是每秒递增的,都是一样的数据;低8bit数据从00开始递增。读出数据和写入数据一致。

20141029071352618.jpg

 

{C}5.       External Memory Interface Toolkit

Calibration后的2DQ组有效数据读写窗口裕量信息。

20141029071411393.jpg

         数据读取的裕量窗口。

20141029071428133.jpg

         数据写入的裕量窗口图。

20141029071444635.jpg

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文章评论 1条评论)

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liuchang_168534280 2014-11-14 11:39

啥也不说了,特权的博客无论从排版还是内容在EDNChina都首屈一指,看起来很舒服
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