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原创 【博客大赛】FPGA实战演练逻辑篇60:VGA驱动接口时序设计之7优化

2015-8-12 07:51 403 0 分类: FPGA/CPLD 文集: FPGA入门

VGA驱动接口时序设计之7优化

本文节选自特权同学的图书《FPGA设计实战演练(逻辑篇)》

配套例程下载链接:http://pan.baidu.com/s/1pJ5bCtt

 

最后,再次编译系统,查看时序报告。如图8.41和图8.42所示,我们看到数据总线的SetupHold时间的余量都很充足,这样看来,我们的设计达到了时序收敛的目的。(特权同学,版权所有)

20150812075009824.jpg

8.41 setup时间时序分析报告

20150812075027277.jpg

8.42 hold时间时序分析报告

为了帮助大家进一步的理解时序的概念,这里可以找一条路径,将他们的建立时间和保持时间波形图同时拉出来,如图8.43所示,大家便可一目了然。建立时间和保持时间会分别使用他们最坏的情况进行分析,然后得出相应的时序余量。左图的竖线条是时钟的latch沿,我们看在它前面9.713ns数据都是保持稳定的,完全满足ADV7123芯片datasheet上的0.2ns建立时间要求;右图的竖线条是保持时间的latch沿,它和launch沿是对齐的,我们看到它以后大约3.9ns数据才会发生变化,也完全满足ADV7123芯片datasheet上的1.5ns保持时间要求。(特权同学,版权所有)

20150812075051139.jpg

8.43 某路径的setup时间和hold时间波形示意图

 

 

 

 

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