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【博客大赛】FPGA实战演练逻辑篇63:CMOS摄像头接口时序设计3实际计算

2015-8-17 08:16 358 0 分类: FPGA/CPLD 文集: FPGA入门

CMOS摄像头接口时序设计3实际计算(特权同学版权所有)

本文节选自特权同学的图书《FPGA设计实战演练(逻辑篇)》(特权同学版权所有)

配套例程下载链接:http://pan.baidu.com/s/1pJ5bCtt

 

具体问题具体分析,我们当前的工程,状况和理想模型略有区别。实际上在上面这个模型的源寄存器端的很多信息都不用详细分析,因为我们获得的波形是来自于Sensor芯片的引脚上。同理,我们可以得到input delay的计算公式如下。(特权同学,版权所有)

Input max delay = (Tdpcb_max – Tcpcb_min) + Tco_max

Input min delay = (Tdpcb_min – Tcpcb_max) + Tco_min

在这两个公式中,参数Tco是前面我们还未曾提到的,下面我们就要分析下如何得到这个参数。Tco指的是理想情况下数据在源寄存器被源时钟锁存后,经过多长时间输入到引脚上。前面我们已经得到了PCLKD[7:0]之间的关系,其实从已知的关系中,我们不难推断出Tco_maxTco_min,如图8.50所示。若PCLK的时钟周期为Tpclk,则:

Tco_max = Tpclk – Tsu

Tco_min = Th

在我们采样的CMOS Sensor图像中,PCLK频率为12.5MHz,即80ns。因此,我们可以计算到:

Tco_max = 80ns – 15ns = 65ns

Tco_min = 8ns

20150817081409510.jpg

8.50 Tco的最大和最小值示意

我们再看看PCB的走线情况,算算余下和PCB走线有关的延时。(特权同学,版权所有)

如图8.51所示,这是PCLKD[7:0]SF-CY3核心板上的走线。(特权同学,版权所有)

20150817081447923.jpg

8.51 PCLKD[7:0]SF-CY3板上的走线

如图8.52和图8.53所示,这是PCLKD[7:0]SF-SENSOR子板上的走线,在这个板子上的走线由匹配电阻分为两个部分。(特权同学,版所有)

20150817081523389.jpg

8.52 PCLKD[7:0]SF-SENSOR板上的走线1

20150817081548802.jpg

8.53 PCLKD[7:0]SF-SENSOR板上的走线2

根据前面的走线长度,我们可以换算一下相应的走线延时,如表8.3所示。因此,我们可以得到,Tcpcb_max = 0.35nsTcpcb_min = 0.35nsTdpcb_max = 0.36nsTdpcb_min = 0.31ns(特权同学,版权所有)

20150817081609445.jpg

将上面得到的具体数值都代入公式,得到:

Input max delay = (0.36ns – 0.35ns) + 65ns = 65.01ns

Input min delay = (0.31ns – 0.35ns) + 8ns = 7.96ns

加上一些余量,我们可以取input max delay = 66nsinput min delay = 7ns(特权同学,版权所有)

 

 

 

 

 

 

 

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