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原创 【博客大赛】FPGA实战演练逻辑篇64:CMOS摄像头接口时序设计4时序约束

2015-8-18 20:51 412 0 分类: FPGA/CPLD 文集: FPGA入门

CMOS摄像头接口时序设计4时序约束(特权同学版权所有)

本文节选自特权同学的图书《FPGA设计实战演练(逻辑篇)》(特权同学版权所有)

配套例程下载链接:http://pan.baidu.com/s/1pJ5bCtt

 

下面我们来添加时序约束,打开TimeQuest,点击菜单栏的ContraintsàCreat Clock,做如图8.54所示的设置,首先约束CMOS Sensor的同步时钟VCLK(特权同学,版权所有)

20150818205018957.jpg

8.54 VCLK时钟约束

点击ContraintsàSet Maximum Delay,对vdb[0] vdb[1] vdb[2] vdb[3] vdb[4] vdb[5] vdb[6] vdb[7] vhrefset_max_delay做如图8.55所示的设置。(特权同学,版权所有)

20150818205040793.jpg

8.55 set_max_delay约束

点击ContraintsàSet Minimum Delay,对vdb[0] vdb[1] vdb[2] vdb[3] vdb[4] vdb[5] vdb[6] vdb[7] vhrefset_min_delay做如图8.56所示的设置。(特权同学,版权所有)

20150818205059875.jpg

8.56 set_min_delay约束

 

 

 

 

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