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原创 Xilinx FPGA入门连载53:FPG**内FIFO实例之功能仿真

2016-3-1 22:04 301 0 分类: FPGA/CPLD 文集: FPGA入门

Xilinx FPGA入门连载53FPGA片内FIFO实例之功能仿真

特权同学,版权所有

配套例程和更多资料下载链接:

http://pan.baidu.com/s/1jGjAhEm

20160301220214723001.jpg

 

1 Xilinx库设置

         打开文件夹sp6ex19下的ISE工程。

如图所示,切换到“Design à Simulation”界面。鼠标选中“vtf_sp6.v”文件。

20160301220221535002.jpg

         此时,在“Processer:vtf_sp6”下,选择“Simulate Behavioral Model”,然后点击鼠标右键,弹出菜单中选择“Process Properties…”。

20160301220227788003.jpg

         如图所示,确认设置好在安装Modelsim过程中编译好的ISE Library路径。设定完成后点击“OK”回到ISE主界面。

20160301220233773004.jpg

 

2 功能仿真

         如图所示,双击“Simulate Behavioral Model”开始仿真。

20160301220242250005.jpg

         接着,Modelsim中我们可以查看读FIFO的波形。

20160301220251897006.jpg20160301220301230007.jpg

20160301220309407008.jpg

20160301220317334009.jpg

20160301220323720010.jpg

20160301220329800011.jpg

         FIFO操作的规则大体可以归纳如下:

  写使能信号fifo_wren拉高时,当前的写入数据fifo_wrdb有效,即fifo_wrdb被存储到FIFO中,如测试波形中依次写入的数据565758……。

  FIFO为空时,指示信号fifo_empty为高电平,一旦写入数据后的第2个时钟周期,fifo_empty为低电平,表示当前FIFO不空。

  读使能信号fifo_rden拉高时,第2个时钟周期读出数据出现在fifo_rddb有效,如测试波形中依次写入的数据565758……。

  FIFO为满时,指示信号fifo_full为高电平,一旦读出数据后的第2个时钟周期,fifo_full为低电平,表示当前FIFO不满。

 

 

 

 

 

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