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小梅哥. 2019-6-22 10:32
原创 小梅哥FPGA时序分析笔记(三)时钟约束真重要——事实说话
小梅哥FPGA时序分析从遥望到领悟系列 以前,那是在以前,经常有网友(原谅我行文动不动就是网友说,网友问,毕竟我是卖开发板的,正面接触学 FPGA ...
小梅哥. 2019-6-21 10:33
原创 小梅哥FPGA时序分析笔记(二)时钟质量是生命——初遇时序
小梅哥FPGA时序分析从遥望到领悟系列 第一次遇到时序问题并通过相应的手段解决问题,算是 2 年前做百兆以太网图像传输的时候了吧。当时遇到的问题为 ...
狂野的牛哥 2019-6-20 16:34
原创 ZYNQ学习笔记之First Project
做了第一个Project 该工程功能: PS内部定时器开启定时,PL端GPIO连接按键和LED,通过按键按下产生从PL到PS的中断, 中断服务程序是控制LED灯做流水灯闪烁, ...
狂野的牛哥 2019-6-20 15:30
原创 ZYNQ学习笔记之时钟相关
通常模式下,锁相环PLL是启动的,PS-CLK提供时钟信号,经过三路PLL,分别是:ARM PLL,产生时钟用于CPU和互联;IO PLL,产生时钟用于IO外围设备;DDR PLL, ...
小梅哥. 2019-6-20 11:46
原创 小梅哥FPGA时序分析笔记(一)学了4年才学会——废话连篇
小梅哥FPGA时序分析从遥望到领悟系列 这么取名字,大概率会被人家笑话吧,一个呆头呆脑哈里哈气的憨厚形象跃然纸上。不过呢,仗着自己脸皮不 ...
panda君 2019-6-3 10:53
原创 基于安森美Python系列CMOS的应用方案
一、 Python 系列 CMOS 简介 安森美 Python 系列传感器主要面向工业级的应用,均为全局快门, -40 ° C~+85 ° C 宽温级, ...
狂野的牛哥 2019-5-25 17:23
原创 触发器数据传输路径时序约束
建立时间: 数据至少需要提前于clk跳变沿多长时间到来,数据的采集才不会出错。 保持时间: 数据在clk跳变沿之后,要维持多长时间不变才可以保证数据有效 ...
panda君 2019-5-17 00:36
原创 Xilinx ZYNQ UltraScale+ MPSoC应用专栏系列连载[第四篇]相机和接口板 ... ... ... ...
Xilinx ZYNQ UltraScale+ MPSoC 应用专栏系列连载 相机和接口板 & ...
panda君 2019-5-13 01:02
原创 Xilinx ZYNQ UltraScale+系列连载[第三篇]写一篇简单需求
ilinx ZYNQ UltraScale+ 系列连载 写一篇简单需求 &n ...
狂野的牛哥 2019-5-10 16:25
原创 ZYNQ学习笔记之GPIO
ZYNQ的GPIO模块分为四个BANK,从Bank0-Bank3,其中Bank0和1是MIO(多用途IO),Bank1和2是EMIO(扩展MIO)。 MIO 共有54个引脚,每个引脚都可以复用连接PS ...
panda君 2019-4-21 20:27
原创 基于Intel(Altera)MAX10系列FPGA的设计案例描述概要
基于Intel(Altera)MAX10系列FPGA的设计案例描述概要 书接前回,不知大家是否还记得 2015 年公历最后一天,熊猫君给大家推荐了 Altera (当时的 Alt ...
panda君 2019-4-21 20:10
原创 Xilinx ZYNQ UltraScale+ MPSoC系列连载[第二篇]器件概览
Xilinx ZYNQ UltraScale+ MPSoC系列连载 器件概览 Zynq UltraScale+ MPSoC 是 Xilinx 推出的第二代多处理 SoC 系统,在第一代 Zynq-7000 的基础上 ...
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