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Virtex-6 Clocking Resources 笔记

全局时钟:

每个V6器件有32个全局时钟线(global clock line),全局时钟线只能被BUFG驱动。其中只有12个全局时钟线能用到同一个时钟区域。

全局时钟线不只限于驱动逻辑资源的时钟输入。

每个v6器件有8对全局时钟输入管脚,做单端输入时只能从P-side输入。

区域时钟输入管脚(clock-capable inputs)只能间接驱动BUFG。

区域时钟、IO时钟:

每个时钟区域有40个CLB高度,跨越器件的一半宽度。包含一个或两个BANK(inner IO column,或有或无outer IO column)

每个时钟区域包含8个differential regional clock buffers和6个区域时钟树。

和和 每个时钟区域包括4对区域时钟输入管脚。这些管脚能驱动4个IO时钟、4个区域时钟、同BANK(区域)的1个CMT。根据所能连接BUFIO的不同,分为SRCC、MRCC。

区域时钟输入管脚能驱动BUFIO、BUFR、BUFG和MMCM,比用全局时钟输入管教驱动MMCM能有更好的表现。

每个时钟区域有4个BUFIO,其中两个(MRCC)能驱动相同、上下相邻bank/时钟区域的IO ,另两个(SECC)只能驱动相同bank/时钟区域的IO。BUFIO不能驱动逻辑资源。

BUFR能驱动本身和相邻时钟区域的6个区域时钟树。每个时钟区域有4个BUFR,2个来自inner IO column,2个来自outer IO column。BUFR能1~8分频,能驱动IO资源、逻辑资源、MMCM和BUFG。

BUFH用来驱动每个时钟区域 水平的全局时钟树,每个时钟区域有12个BUFH。

每个时钟区域有4个HPC(high performance clock),被MMCM所驱动,可连接到BUFIO、上下相邻IO BANK(不需要multiregion BUFIO)、BUFR、OSERDES。

 

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