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怎样使用Debussy导入FPGA(数字逻辑)设计工程代码?

在FPGA设计过程中,仿真验证是一个很重要的步骤。通过仿真,可以在仿真环境下初步验证逻辑设计的合理性和正确性。

为后面的电路调试,铺平了道路。ModelSim是常用的仿真工具,仿真过程中进行调试使用Debussy是一个再好不过的选择啦!

使用Debussy可以观察信号的电平变化,查看数字接口的时序。让整个调试过程更加直观,问题的定位更加准确。闲言少叙,下面我就为大家来介绍本文的重点,使用Debussy添加工程的步骤。

1.首先大家要有安装Debussy软件,我这里以Debussy 5v9 示例。还要准备的就是一个完整的FPGA/RTL设计工程。

2.添加的原则是先define文件,然后自定向下进行添加。

于是先添加TB中的define文件;然后是TB,即:TestBench。

3.添加完TB顶层,就开始添加其子模块,可以先添加仿真模型,就是TB实例化的组件。还有实例化的DUT的所有RTL文件。其中一Task形式存在的TC是不需要添加的,因为他们都会被`include "...."进来。

4.打开一个波形窗口,从波形窗口中打开仿真生成的FSDB文件。

接下来就可以,添加你想要的信号了。鼠标左键选中信号,按“Ctrl+W”就可以将,信号添加到波形窗口中了。

开始享受你的仿真调试之旅吧!


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jinfengtang@126.com
唐朝的博客
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