电子大神的日记本,供应链专家的功夫茶盘,在这里记录、分享与共鸣。

登录以开始
class FPGA/CPLD 8748 相关博文
Jinfangda
LV FPGA编程基本的内容 如何要研究FPGA的话,首先想到的是对于其中资源的思考,而板卡所有的资源有的是接下来的所要掌握的知识点,FPGA基本IO之模拟量输入输出,FPGA基本IO之数字量输入输出,FPAG定时、时钟与分频,FPGA计数...
JGXiaoer
7 天前
Question: Quartus Ⅱ 软件抛出 Error: Top-level design entity "verilog_first" is undefined Analysis:所建模块名称和顶层文件名称不一致...
我们对于过孔背钻已经不陌生了,针对不同信号速率能留容忍的过孔stub长度,相信很多人心中也有概念了。我们在前篇也提到了连接器过孔stub对信号的影响,有兴趣的朋友可前往阅读http://www.edadoc.com/cn/Technical...
小梅哥
20 天前
小梅哥编写,未经许可严禁用于任何商业用途 近期,一直在调试使用Verilog编写的以太网发送摄像头数据到电脑的工程(以下简称以太网图传)。该工程基于今年设计的一款FPGA教学板AC620。AC620上有一个百兆以太网接口和一个通用CMOS...
Rain社区管理
2004年以来,随着Web 2.0的兴起,电子工程师群体在各种社交平台纪录、交流职场从业心得和电子设计经验,EDN电子技术设计、电子工程专辑、国际电子商情见证了这些博主从入门到进阶成为行业大牛。面包板博客平台整合三大平台博客资源,汇总了十几...
sunyzz
时钟同步问题讲完了,下面就开始讲讲soc中另一种常见的情况,有时为了考虑到功耗,性能的问题,某个模块可能在某一种情况下工作在一个频率,另一种情况下工作在另一种频率,这个时候就需要进行mux的切换,有的人就会说了,哪简单啊,加个mux啊,可事...
buaahl@163.com
19 天前
入职的第一个任务是编写AD7606的驱动逻辑。在这个过程中我知道怎么去根据芯片手册上的时序要求去设计自己的驱动。去官网搜资料,那里会有意想不到的收获。学习官方驱动,设计习惯,代码风格。三段式状态机学习,基几处陷阱,仿真,板上抓波交接给他们人...
沐浴着帝都的热浪,不知不觉研究生生活就开始了,下午和晚上急匆匆地去赶着上课,上午就抽出时间完成实验室的培训任务。这次是要用DDS 的IP 核产生一个1k的正弦波,经历的4天的折腾,总算是整出来了。话不多说,马上进入正题。开发环境用的 vi...
wswxdw
1 个月前
源码——>补码: 源码正数:最高位为0,补码为数据本身。 源码负数:最高位为1,则符号位不变,其余各位取反后加1 补码——>源码 补码正数:即符号位(一般是最高位) 为0的话,该补码即原码。 补码负数:即符号位是1的话,在有两种...
sunyzz
4、处理跨时钟域时要注意哪些问题 4.1)同步器前不能有组合逻辑电路 如上图,在前一个时钟域的dff输出和后一个时钟域输入之间不能有组合逻辑,原因是组合逻辑会造成毛刺现象,后一级时钟域的dff很可能敲到毛刺,进而引入错误。 4.2)避免重收...
点击跳转