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此前,第一季博客大赛已圆满结束。活动获奖名单见https://www.mianbaoban.cn/blog/post/196384错过了第一季博客大赛的朋友们,注意啦!第二季博客大赛开始了,丰厚大奖+奖杯,还每月有新人奖,每月评优秀奖!心动...
1、锁存器(latch)锁存器是电平触发的存储单元,数据存储的动作取决于输入时钟(或者使能)信号的电平值,当锁存器使能时,输出才会随着输入的变化而变化。锁存器有2个输入,一个是使能信号en,另一个是输入数据信号data,它有一个输出Q,锁存...
一、注意用veilog 设计程序,始终要明白实际中是一大堆电路,并且在同步电路中,当前的输出在下一个周期才能被采样到。在T1时刻上升沿后,C1_CLK输出,到T2时刻,C1_CLK才能被采样。实际的电路输出C1_CLK是在T1延时一定的时间...
一、wire(组合逻辑)1.wire用来连接模块实例化的输入和输出端口;2.wire用作实际模块声明中输入和输出;3.wire 元素必须由某些东西驱动,并且在没有被驱动的情况下,无法存储值;4.wire 元素必须由某些东西驱动,并且在没有被...
一、时序设计方法1.通过状态机来实现,通过verilog控制FPGA,让它该快的时候快,该慢的时候慢。方法2.FPGA中运行CPU       把逻辑控制顺序复杂的事情用C代码来实现,而实时处理部分用verilog实现,并且verilog这...
​​8bit 串进并出,并进串出1、源代码`timescale 1ns / 1ps //////////////////////////////////////////////////////////////////////////////...
一、设计简单的计数器1、计数器源代码`timescale 1ns / 1ps /////////////////////////////////////////////////////////////////////////////////...
下面介绍使用SysGen的FIR和FDATools设计FIR滤波器。FDATools模块用来定义滤波器的阶数和系数。FIR模块用于Simulink仿真和在FPGA内通过Vivado实现设计,并且在实际的硬件上运行这个设计来验证其功能。一、F...
一、模型的设计原理         SysGen 通过使用MCode模块提供了对Matlab的直接支持。MCode模块支持将输入值应用到M函数,用于对使用Xilinx定点数据类型的评估,并且在每个采样周期进行评估。模块通过使用永久的状态变量...
一、FPGA信号处理的方法  在数字信号处理方面,FPGA比DSP具有更多的优势,主要表现在速度和性能。FPGA处理的性能取决于处理数据的并行结构,而微处理器与所运行的频率密切相关。  如下图所示,传统的微处理器和DSP在实现256阶FIR...
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