FPGA/CPLD
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小梅哥 2018-1-25 11:04
【小梅哥FPGA】NIOS II 自定义IP核的静态地址对齐和动态地址对齐 ...
如果使用静态地址对齐(每个寄存器在Avalon总线上占4个字节的地址) 设置IP使用静态地址对齐的方式为,在hw.tcl脚本里加上一局话:set_interface_property a ...
小梅哥 2018-1-25 11:02
【小梅哥FPGA】如何在设备驱动冲突导致蓝屏的情况下强制删除该设备驱动 ...
小梅哥编写,未经允许,不得用于任何商业用途。 插上设备,在设备管理器中选择要卸载的设备驱动,卸载其驱动,大家都会,但是万一设备一插上电脑就蓝 ...
小梅哥 2018-1-25 10:57
【小梅哥FPGA】CYUSB3014芯片使用EEPROM无法下载固件说明
当使用128KB的EEPROM存储CYUSB3014芯片的固件时,需要注意,不同厂家的EEPROM存储器,其A0、A1、A2功能不一样,在设计时电路也不一样。Microchip对应的128KB的 ...
明明呀 2018-1-15 10:46
黑金开发板fpga的sos系统,求助,急
课设题目,需要用到ps2模块还有beep模块,求助qi ​ ​
面包板社区博客管理员 2017-12-5 09:21
面包板社区第二季博客大赛获奖名单公布
本季活动已经结束 , 根据作者文章总的阅读量,文章质量,文章数量,有效评论进行评比结果如下: 作者 奖励 源 一等奖 大海象 ...
LoneSurvivor 2017-10-26 16:53
Xilinx FPGA学习笔记(5)——锁存器和触发器
1、锁存器( latch ) 锁存器是电平触发的存储单元,数据存储的动作取决于输入时钟(或者使能)信号的电平值,当锁存器使能时,输出才会随着输入的变 ...
LoneSurvivor 2017-10-26 15:56
Xilinx FPGA学习笔记(4)——SPI协议
一、注意 用veilog 设计程序,始终要明白实际中是一大堆电路,并且 在同步电路中,当前的输出在下一个周期才能被采样到。 在T1时刻上升沿后,C ...
LoneSurvivor 2017-10-22 20:10
Xilinx FPGA学习笔记(2)——串并转换移位模块设计
​ ​ 8bit 串进并出,并进串出 1、源代码 `timescale 1ns / 1ps ///////////////////////////////////////////////////////////////////////// ...
LoneSurvivor 2017-10-22 17:00
Xilinx FPGA 学习笔记(3)
一、设计简单的计数器 1、计数器源代码 `timescale 1ns / 1ps /////////////////////////////////////////////////////////////////////////////// ...
LoneSurvivor 2017-10-22 15:07
Xilinx FPGA学习笔记(2)——verilog中wire 和 reg
一、wire (组合逻辑) 1.wire用来连接模块实例化的输入和输出端口; 2.wire用作实际模块声明中输入和输出; 3.wire 元素必须由某些东西驱动,并且 ...
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