tag 标签: 锁相环

相关帖子
相关博文
  • 热度 6
    2015-12-11 08:29
    1457 次阅读|
    6 个评论
    复旦攻读微电子专业模拟芯片设计方向研究生开始到现在五年工作经验,已经整整八年了,其间聆听过很多国内外专家的指点。最近,应朋友之邀,写一点心得体会和大家共享。 我记得本科刚毕业时,由于本人打算研究传感器的,后来阴差阳错进了复旦逸夫楼专用集成电路与系统国家重点实验室做研究生。 现在想来这个实验室名字大有深意,只是当时惘然。电路和系统,看上去是两个概念, 两个层次。 我同学有读电子学与信息系统方向研究生的,那时候知道他们是“系统”的, 而我们呢,是做模拟“电路”设计的,自然要偏向电路。而模拟芯片设计初学者对奇思淫巧的电路总是很崇拜,尤其是这个领域的最权威的杂志JSSC (IEEE Journal of solid state circuits), 以前非常喜欢看, 当时立志看完近二十年的文章,打通奇经八脉,总是憧憬啥时候咱也灌水一篇, 那时候国内在此杂志发的文章凤毛麟角, 就是在国外读博士,能够在上面发一篇也属优秀了。 读研时,我导师是郑增钰教授,李联老师当时已经退休,逸夫楼邀请李老师每个礼拜过来指导。郑老师治学严谨,女中豪杰。李老师在模拟电路方面属于国内先驱人物,现在在很多公司被聘请为专家或顾问。 李老师在87年写的一本(运算放大器设计);即使现在看来也是经典之作。李老师和郑老师是同班同学,所以很要好,我自然相对于我同学能够幸运地得到李老师的指点。李老师和郑老师给我的培养方案是:先从运算放大器学起。所以我记得我刚开始从小电流源开始设计。那时候感觉设计就是靠仿真调整参数。但是我却永远记住了李老师语重心长的话:运放是基础,运放设计弄好了,其他的也就容易了。当时不大理解,我同学的课题都是AD/DA,锁相环等“高端”的东东,而李老师和郑老师却要我做“原始”的模块,我仅有的在(固体电子学) (国内的垃圾杂志)发过的一篇论文就是轨到轨(rail-to-rail)放大器。 做的过程中很郁闷,非常羡慕我同学的项目,但是感觉李老师和郑老师讲的总有他们道理,所以我就专门看JSSC运放方面的文章,基本上近20多年的全看了。当时以为很懂这个了,后来工作后才发现其实还没懂。 所谓懂,是要真正融会贯通,否则塞在脑袋里的知识再多,也是死的。 但是运算放大器是模拟电路的基石,只有根基扎实方能枝繁叶茂,两位老师的良苦用心工作以后才明白。总的来说,在复旦,我感触最深的就是郑老师的严谨治学之风和李老师的这句话。 硕士毕业,去找工作,当时有几个offer。 我师兄孙立平, 李老师的关门弟子,推荐我去新涛科技,他说里面有个常仲元,鲁汶天主教大学博士,很厉害。我听从师兄建议就去了。新涛当时已经被IDT以8500万美金收购了,成为国内第一家成功的芯片公司。面试我的是公司创始人之一的总经理Howard. C. Yang(杨崇和)。 Howard是Oregon State University 的博士,锁相环专家。面试时他当时要我画了一个两级放大器带Miller补偿的, 我很熟练。他说你面有个零点,我很奇怪,从没听过,云里雾里,后来才知道这个是Howard在国际上首先提出来的, 等效模型中有个电阻,他自己命名为杨氏电阻。 当时出于礼貌,不断点头。不过他们还是很满意,反正就这样进去了。我呢,面试的惟一的遗憾是没见到常仲元, 大概他出差了。 进入新涛后,下了决心准备术业有专攻。因为本科和研究生时喜欢物理,数学和哲学,花了些精力在这些上面。工作后就得真刀真枪的干了。每天上班仿真之余和下班后,就狂看英文原版书。第一本就是现在流行的Razavi的那本书。读了三遍。感觉大有收获。那时候在新涛,初生牛犊不怕虎,应该来说,我还是做得很出色的,因此得到常总的赏识,被他评价为公司内最有potential的人。偶尔常总会过来指点一把,别人很羡慕。其实我就记住了常总有次聊天时给我讲的心得, 他大意是说做模拟电路设计有三个境界:第一是会手算,意思是说pensile-to-paper, 电路其实应该手算的,仿真只是证明手算的结果。第二是,算后要思考,把电路变成一个直观的东西。 第三就是创造电路。 我大体上按照这三部曲进行的。Razavi的那本书后面的习题我仔细算了。公司的项目中,我也力图首先以手算为主, 放大器的那些参数,都是首先计算再和仿真结果对比。久而久之,我手计算的能力大大提高,一些小信号分析计算,感觉非常顺手。 这里讲一个小插曲,有一次在一个项目中,一个保护回路AC仿真总不稳定, 调来调去,总不行,这儿加电容,那儿加电阻,试了几下都不行,就找常总了。因为这个回路很大,所以感觉是瞎子摸象。常总一过来三下五除二就摆平了, 他仔细看了,然后就导出一个公式,找出了主极点和带宽表达式。通过这件事,我对常总佩服得五体投地, 同时也知道直观的威力。所以后来看书时,都会仔细推导书中的公式,然后再直观思考信号流, 不直观不罢手。一年多下来, 对放大器终于能够透彻理解了,感觉学通了, 通之后发现一通百通。最后总结:放大器有两个难点,一个是频率响应,一个是反馈。其实所谓电路直观,就是用从反馈的角度来思考电路。 每次分析了一些书上或者JSSC上的“怪异”电路后,都会感叹:反馈呀,反馈!然后把分析的心得写在paper上面。 学通一个领域后再学其他相关领域会有某种“加速”作用。 常总的方式是每次做一个新项目时,让下面人先研究研究。我在离开新涛前,做了一个锁相环。 我以前没做过,然后就把我同学的硕士论文,以及书和很多paper弄来研究,研究了一个半月,常总过来问我:锁相环的3dB带宽弄懂了吧? 我笑答:早就弄懂了。我强大的运放的频率响应知识用在锁相环上,小菜了。我这时已经去研究高深的相位噪声和jitter了。之后不久,一份30多页的英文研究报告发出来,常总大加赞赏!。 后来在COMMIT时,有个项目是修改一个RF Transceiver芯片, 使之从WCDMA到TD-SCDMA。里面有个基带模拟滤波器。我以前从没接触过滤波器,就花了两个月时间,看了三本英文原版书,第一本有900多页,和N多paper, 一下子对整个滤波器领域,开关电容的,GmC的,Active RC的都懂了。提出修改方案时, 由于我运放根基扎实,看文章时对于滤波器信号流很容易懂,所以很短时间就能一个人提出芯片电路原理分析和修改方案。最后报告写出来(也是我的又一个得意之作),送给TI. TI那边对这边一下子肃然起敬,Conference call时, 他们首先说这份报告是“Great job!”,我英文没听懂,Julian对我夸大拇指,说“他们对你评价很高呢”。后来去Dallas, TI那边对我们很尊敬, 我做报告时,很多人来听。总之,现在知道,凡事情,基础很重要,基础扎实学其他的很容易切入, 并且越学越快。 我是02年 11月去的COMMIT,当时面试我的也是我现在公司老板Julian。 Julian问我:你觉得SOC (system on chip)设计的环节在哪儿? 我说:应该是模拟电路吧,这个比较难一些。Julian说错了,是系统。我当时很不以为然, 觉得模拟电路工程师应该花精力在分析和设计电路上。 Julian后来自己run了现在这公司On-Bright,把我也带来, 同时也从TI拉了两个,有一个是方博士。我呢,给Julian推荐了朱博士。这一两年,我和朱博士对方博士佩服得五体投地。方博士是TI华人里面的顶级高手, 做产品能力超强。On-Bright现在做电源芯片,我和朱博士做了近两年,知道了系统的重要性。 芯片设计最终一定要走向系统, 这个是芯片设计的第四重境界。电路如同砖瓦,系统如同大厦。芯片设计工程师一定要从系统角度考虑问题,否则就是只见树木,不见森林。电源芯片中,放大器,比较器都是最最普通的, 其难点在于对系统的透彻理解。在On-Bright,我真正见识了做产品,从定义到设计,再到debug, 芯片测试和系统测试,最后到RTP (release to production)。 Julian把TI的先进产品开发流程和项目管理方式引入On-Bright,我和朱博士算是大开眼界,也知道了做产品的艰辛。 《电子设计技术》网站版权所有,谢绝转载
  • 热度 4
    2015-1-16 10:11
    977 次阅读|
    4 个评论
    锁相环 由 鉴相 器、环路滤波器 和 压控振荡器 组成。 通常鉴相器 与辅助电路分频器一般集成在一起。想要改变 VCO 的输出频率,则是通过改变分频器的分频比实现。现已 MC145146 PLL 芯片为例,对各寄存器参数配置与输出频率之间的关系做一点总结: 1. 一般结构 如下图所示, PLL 内有三个分频寄存器分别是 R 寄存器 ( 对参考时钟进行分频 ) , N 和 A 寄存器(对输出端 VCO 的频率进行分频),两路分频后的频率 进鉴相 器进行鉴相。锁定时,两路频率应该相等。 通常,在 VCO 频率在进 PLL 芯片之前会先经过一个双模预分频器,有的也集成在 PLL 芯片内。如下图的 ML12034 ,一般可实现 8/9,16/17,32/33,64/65,128/129 等分频,控制分频系数改变的是 PLL 引脚的控制电平,如下图 14 脚 MC 。 2. 频率改变原理 假设 两个鉴相频率 分别为参考源 经过 分频后的 和输出 VCO 频率 经过 分频后的 ,则有 其中, 比较好理解,就是寄存器 R, 而 由下式确定: 其中, N,A 为对应寄存器, P 为预分频器 P/P+1 的分频比。 注意:此处分频可以按照下面的理解: 其工作过程是:首先预分频器工作在 P+1 分频模式下,预分频器输出后同时输入给计数分频器 N 与 A 分频,当 A 计数满后控制预分频器工作在 P 分频模式下, N 继续计数直到满后 N 与 A 同时重置,重新开始。 在图 1 中,可以看出,计数分频器 N 输出鉴相频率 。假设 的周期为 t , 而鉴相 的周期为 T ,可以得到: 因此,分频比 。 总结: 1. 通过 R 、 N 、 A 、 P 控制 VCO 输出频率;       2. 由上式还可以看出, 鉴相频率 VCO 决定了 VCO 输出的步进频率。   3.PLL配置举例   下面以MC145146为例,用TI的430MCU为控制器,对其寄存器进行配置。由于MC145146与MSP430工作电平不同,中间用的TI的4054进行TTL到CMOS的电平转换。 根据MC145146的工作时序以及寄存器的对应关系可以看出,由A2-A0三位地址将A、N、R寄存器分7次写入数据,数据的写入方式为在数据与地址稳定后,由ST引脚的脉冲控制写入。   通过实验验证,下列程序可以对其其寄存器进行正确配置,函数还可以优化,基本原理相同。   /****************************************************** 程序功能:UpFreq 引脚定义:D3-D0:P2.3-P2.0,A2-A0:P2.7-P2.5,ST:P2.4 使用: *******************************************************/ #define CLR_ST   P2OUT=~BIT4    //ST #define SET_ST   P2OUT|= BIT4 unsigned char A=0x22; // unsigned char N1=0xB2; // unsigned char N2=0x01; // unsigned char R1=0x2C; // unsigned char R2=0x01; // /***************************************************************** 函数名称:  WriteReg 返回值  :无 *****************************************************************/ void WriteReg() {   unsigned char temp;   CLR_ST;   temp = A 0x0f;     //A取低4位   temp = temp + 0xe0;    P2OUT = 0x0f temp; //地址000   SET_ST;   CLR_ST; //写入   temp = A 0x70;    //A取高3位   temp = temp4;   temp = temp + 0xe0;   P2OUT = 0x2f temp;//地址001   SET_ST;   CLR_ST; //写入   temp = N1 0x0f;    //N1取低4位   temp = temp + 0xe0;   P2OUT = 0x4f temp; //地址002   SET_ST;   CLR_ST; //写入   temp = N1 0xf0;   temp = temp4;   temp = temp + 0xe0;   P2OUT = 0x6f temp;//地址003   SET_ST;   CLR_ST; //写入   temp = N2 0x03;    //N2取低2位   temp = temp + 0xe0;    P2OUT = 0x8f temp; //地址004   SET_ST;   CLR_ST; //写入   temp = R1 0x0f;    //R1取低4位   temp = temp + 0xe0;    P2OUT = 0xaf temp; //地址005   SET_ST;   CLR_ST; //写入   temp = R1 0xf0;   temp = temp4;   temp = temp + 0xe0;   P2OUT = 0xcf temp; //地址006   SET_ST;   CLR_ST; //写入   temp = R2 0x0f;    //R2取低2位   temp = temp + 0xe0;    P2OUT = 0xef temp; //地址007   SET_ST;   CLR_ST; //写入 }              
  • 2014-5-25 16:58
    1216 次阅读|
    0 个评论
    在锁相环中,环路滤波器的阶数和噪声带宽直接决定了环路滤波器对信号的动态响应,减小噪声带宽 Bn 能减小随机相差,但会增加稳态相差:增大噪声带宽 Bn 能减小稳态相差,却使随机相差恶化 。所以要想选择合适的滤波器参数,就必须选择合理的噪声带宽。在文中,重点是对 GPS 跟踪系统的两个环路的噪声带宽进行分析。锁相环的阻尼系数不但控制环路滤波器到达稳定状态的时间,同时也控制环路滤波器过冲值的大小。建立时间越小,过冲越大,阻尼系数的选择通常是过冲和建立时间折中的结果。图 1 是阻尼系数取不同数值时,锁相环的阶跃相应和 Bode 图,观察阶跃响应图中,当阻尼系数越小时,到达稳定的需要的时间越长,在 Bode 图中,如果阻尼系数越大,则环路的通带增益显得越为平坦,但是增益的幅度下降的越慢,使得环路对噪声的滤波效果越不理想。本文设计中阻尼系数取 =0.707 ,这是通常认为的最佳值。   图 1   阻尼系数不同时锁相环的阶跃相应和 Bode 图 噪声带宽控制着进入环路的噪声量,噪声带宽越窄,越少频率成分的噪声允许进入环路,环路的滤波效果越好,环路对信号的跟踪越精确。相反,如果噪声带宽过小,则由高动态应力导致的载波频率和相位变化中的有用高频信号成分有可能会当做噪声一起被滤除。本文设计中,因为码环跟踪的是时间周期较长的信号,所以它的带宽比载波环要窄 。在经过不断的实验后,载波环噪声带宽取 60Hz ,码环噪声带宽取 3Hz 。图 2 是噪声带宽取 60Hz 和 3Hz 时锁相环的阶跃相应图和 Bode 图。   (a) 噪声带宽 B n =60Hz   (b) 噪声带宽 B n =3Hz 图 2   噪声带宽不同时锁相环阶跃响应和 Bode 图 环路的固有频率(此处的公式推导要参考另一篇博文)                                                               ( 1 )                                                                  ( 2 )                                                                  ( 3 ) 可以得到载波环和伪码环系数 C 1 和 C 2 的值。 跟踪环路的频率牵引范围相当于快捕带,要保证初始频差落于快捕带内。快捕带公式为                                                        ( 4 ) 本文设计中,积分时间 t s 取 1ms ,积分时间越长,相关积分输出的信号就越强,但对载波误差的容忍度就越差,同时在较长的积分时间越长时发生数据比特跳变的可能性也越大,如果在积分时间内发生比特跳变,就会消减积分的结果。积分时间 t s 最短不能小于一个 C/A 码的周期 1ms ,所以在本文设计中 t s 取 1ms 。环路中增益越大,牵引速度就越快,稳态跟踪的精度也就越高。本文设计中,伪码环增益为 k 0 k 1 =1 ,载波环增益为 k 0 k 1 =0.25 ,根据以上设置的参数和一系列推导公式,求解得跟踪环路中载波环和伪码环的主要参数,表1 给出了载波环和伪码环的主要参数。 表 1   跟踪环路主要参数设置   载波环 60 0.707 0.25 113.14 160 639.9 51.2 伪码环 3 0.707 1 5.66 8 7.999 0.032 根据表中给出的结果可知,跟踪环路频率牵引的理想范围是 160Hz ,在实际的设计过程中,考虑到晶振、噪声和环路设计误差等一系列因素,频率牵引范围要要小于 160Hz ,但相对于精捕后给出 -100Hz~100Hz 的频差,完全符合设计的要求。 锁相环作为跟踪环路进行跟踪测量时,必然存在着误差。锁相环的相位测量误差源包括相位抖动和动态应力误差,而造成相位抖动的误差源又主要分为热噪声均方差 、机械颤动所引起的振荡频率抖动均方差 以及艾兰均方差 三种 。总的相位抖动均方差可以估算为                                                       (5 ) 机械颤动所引起的振荡频率抖动均方差 一般取经验值 2 °。对锁相环跟踪门限的一种保守估计方法 是,三倍的相位检测误差均方差必须低于鉴相牵入范围(本文采用的是二象限反正切函数鉴相器,牵引范围是 -90 ° ~90 °)的四分之一,即                                                       ( 6 ) 其中 表示的是动态应力误差,本文设计中主要讨论热噪声均方差,估算公式为                                        ( 7 ) 热噪声与环路的阶数无关,而且通过减小噪声带宽 B n 可以降低热噪声均方差,但同时会影响到环路的动态性能。 T coh 是相干积分时间,本文设计中,相干积分时间是 0.001s 。 C/N0 表示信号的载噪比,如果载噪比越低,那么热噪声均方差越大,这就意味着环路存在着一个 C / N 0 门限值,当信号的 C / N 0 小于这个门限值时,环路就会丧失稳定跟踪该信号的能力,所以一般也称载噪比为锁相环跟踪灵敏度门限值。根据式( 6 ), 的值不得大于 15 °,求得本文设计中跟踪环路的灵敏度门限值是 28.99dB/Hz 。
  • 热度 2
    2014-5-8 14:21
    732 次阅读|
    2 个评论
    基本 锁相环分析 下图是锁相环的时域和频域的框图。其中图 ( a )是锁相环的时域结构,图 ( b )是通过拉普拉斯变换得到的锁相环的频域结构。                           (a) 时域                                   (b) 频域 图   锁相环原理图 图中, k 0 和 k 1 分别表示的是鉴相器和 VCO 的的增益, VCO 的输入电压 v o 控制它的输出频率,关系式为                                                         ( 1 ) 其中, 表示的是 VCO 的中心频率, u ( t ) 是单位阶跃函数,当 t 0 时, u ( t )=0 , t 0 时, u ( t )=1 。 因为相位是频率的积分, VCO 的输出相位可以表示为                                     ( 2 ) 其中                                                         ( 3 ) 经过拉普拉斯变换,得到                                                             ( 4 ) 根据图 (b) ,可知                                      ( 5 ) 结合式和式,可得                                                  ( 6 ) 环路的转移函数 H(s) 可以表示为                                                 ( 7 ) 等效噪声带宽定义为                                                          ( 8 ) 二阶 锁相环分析 PS 跟踪系统的两个环路都是采用的传统的二阶锁相环 二阶锁相环环能够准确地跟踪相位阶跃和频率阶跃信号,但是不能够较好地跟踪频率斜升信号,存在着一个稳态误差,但是已经能够处理绝大多数时间内 GPS 接收到的卫星信号了,同时二阶锁相环在环路的复杂性和稳定性方面比较理想。二阶锁相环包括一个一阶环路滤波器和一个压控振荡器 VCO ,其中一阶环路滤波器采用的是有源比例积分滤波器,传递函数为:                                                              ( 9 ) 根据式 ( 7 )可得,二阶锁相环路的转移函数为                                                    ( 10 ) 式中,环路的固有频率 可表示为                                                               ( 11 ) 阻尼系数(衰减系数) 可表示为                                                                 ( 12 ) 可以得到噪声带宽为                                            ( 13 ) 因为 GPS 接收机是处理数字化的数据,所以必须将跟踪环路从连续的 s 域转变为离散 z 域。环路滤波器从连续系统转变为离散系统,锁相环中的 VCO 采用数控振荡器 NCO 代替。通过双线性变换,传递函数为                                       ( 14 ) 下图 是环路滤波器示意图, 图 环路滤波器原理图 其中,                                                              ( 15 )                                                                   ( 16 ) 其中, t s 是采样间隔,即跟踪环路中的积分累加时间。下图 是二阶锁相环示意图, 图 二阶锁相环回路 图中 N ( z ) 为数控振荡器 NCO 的转移函数                                                              ( 17 ) 二阶环路的转移函数为             ( 18 ) 对式 (3.10) 取双线性变换,得       ( 19 ) 令上面两式的分母多项式相等,可得到 C 1 和 C 2 为                                               ( 20 )                                               ( 21 ) 在前面的讨论分析中可以得知,环路滤波器的选择和设计不但决定了锁相环的阶数,而且很大程度上决定着锁相环的性能。在实际的设计过程中,环路滤波器的设计的关键是参数的设置,根据式 (20) 和 (21) 可知,环路滤波器的参数由环路增益、阻尼因子、噪声带宽和采样时间决定
  • 热度 9
    2012-7-25 13:00
    6847 次阅读|
    9 个评论
            DLL :一般在 altera 公司的产品上出现 PLL 的多,而 xilinux 公司的产品则更多的是 DLL ,开始本人也以为是两个公司的不同说法而已,后来在论坛上见到有人在问两者的不同,细看下,原来真是两个不一样的家伙。 DLL 是基于数字抽样方式 ,在输入时钟和反馈时钟之间插入延迟,使输入时钟和反馈时钟的上升沿一致来实现的。又称 数字锁相环 。        PLL : 使用了电压控制延迟,用 VCO 来实现和 DLL 中类试的延迟功能。又称 模拟锁相环 。功能上都可以实现倍频、分频、占空比调整,但是 PLL 调节范围更大,比如说: XILINX 使用 DLL ,只能够 2 、 4 倍频; ALTERA 的 PLL 可以实现的倍频范围就更大毕竟一个是模拟的、一个是数字的。两者之间的对比:对于 PLL ,用的晶振存在不稳定性,而且会累加相位错误,而 DLL 在这点上做的好一些,抗噪声的能力强些;但 PLL 在时钟的综合方面做得更好些。总的来说 PLL 的应用多 ,DLL 则在 jitter power precision 等方面优于 PLL 。         目前大多数 FPGA 厂商都在 FPGA 内部集成了硬的 DLL ( Delay-Locked Loop )或者 PLL ( Phase-Locked Loop ),用以完成时钟的高精度、低抖动的倍频、分频、占空比调整移相等。目前高端 FPGA 产品集成的 DLL 和 PLL 资源越来越丰富,功能越来越复杂,精度越来越高(一般在 ps 的数量级)。 Xilinx 芯片主要集成的是 DLL ,而 Altera 芯片集成的是 PLL 。 Xilinx 芯片 DLL 的模块名称为 CLKDLL ,在高端 FPGA 中, CLKDLL 的增强型模块为 DCM ( Digital Clock Manager )。          Altera 芯片的 PLL 模块也分为增强型 PLL ( Enhanced PLL )和高速( Fast PLL )等。这些时钟模块的生成和配置方法一般分为两种,一种是在 HDL 代码和原理图中直接实例化,另一种方法是在 IP 核生成器中配置相关参数,自动生成 IP 。 Xilinx 的 IP 核生成器叫 Core Generator ,另外在 Xilinx ISE 5.x 版本中通过 Archetecture Wizard 生成 DCM 模块。 Altera 的 IP 核生成器叫做 MegaWizard 。另外可以通过在综合、实现步骤的约束文件中编写约束属性完成时钟模块的约束。           PLL 是英文 Phase Lock Loop 的缩写,中文名称为“锁相环”。说到频率信号的产生我们知道有很多种方法,其中在固定形状和大小的石英晶体上加电压就可以产生一个非常稳定的频率信号,因此常常用于高精度仪器上作为基准频率使用,早期电脑主板上的外频通常是由石英晶体直接产生的,通过倍频或分频电路来获得不同频率的信号让主板各个电路协调工作,因此在 Pentium 时代之前的前辈们在给 CPU 超频时往往需要采用更换晶体的方式,费力而麻烦。        为了能够在很宽的范围内随意产生任何高精度的频率信号, PLL 电路诞生了。 PLL 电路的工作原理比较简单,它由 鉴相器、充电泵、环路滤波器和一个振荡器( VCO )构成。 PLL 电路刚接通电源时, VCO 内部由变容二极管组成的 RCL 电路开始振荡而产生一个并不规范的频率,该频率经过分频电路降频后被送到鉴相器与石英晶体产生的基准频率进行相位的对比,发现 VCO 产生的频率偏离电路设定时就根据偏差的方向由充电泵产生一个矫正电压,该电压经过环路滤波器后送入 VCO 内的可变二极管上,随着可变二极管上工作电压的变化,其内部电容容量也会发生变化, VCO 的振荡频率开始改变并趋近电路设定的频率,一旦两者频率信号的相位同步,鉴相器检测出来的相位误差就接近 0 , VCO 内变容二极管两端的电压就固定不变, PLL 电路就开始输出设定的频率信号并开始正常工作了。            由于 PLL 电路输出的时钟信号的频率可以在很大范围内变化,而且调整速度快,信号稳定,我们只要改变基准频率的大小或加入不同的修正电压就能随意的改变 VCO 输出的频率大小,也正是因为 PLL 电路灵活方便的特性,现在很多需要产生高质量频率信号的电路中都能见到 PLL 的身影。 DLL 和 PLL 是两个完全不同的东西,用在不同的地方。          DLL-Delay locked loop 用在数字电路中,用来自动调节一路信号的延时,使两路信号的相位一致(边沿对齐),在需要某些数字信号(比如 data bus 上的信号)与系统时钟同步的情况下, DLL 将两路 clock 的边沿对齐(实际上是使被调节的 clock 滞后系统 clock 整数个周期),用被调节的 clock 做控制信号,就可以产生与系统时钟严格同步的信号(比如输出数据 data 跟输入 clock 同步,边沿的延时不受到电压、温度、频率影响)。 PLL--Phase locked loop 除了用作相位跟踪(输出跟输入同频同相,这种情况下跟 DLL 有点相似)外,可以用来做频率综合( frequency synthesizer ),输出频率稳定度跟高精度低漂移参考信号(比如温补晶振)几乎相当的高频信号,这时,它是一个频率源。利用 PLL ,可以方便地产生不同频率的高质量信号, PLL 输出的信号抖动(频域上表现为相噪)跟它的环路带宽,鉴相频率大小有关。总的说来, PLL 的环路带宽越小,鉴相频率越高,它的相位噪声越小(时域上抖动也越小)。   由于在实际 ADC 系统中,采样系统总的动态特性主要取决于采样时钟的抖动特性,如果对频率要求不是太高, VCXO 是比较好的选择。          如果确实需要可变频率低抖动时钟,则基于 PLL 的时钟发生器是最好选择。   其它知识: 锁相环的基本组成      锁相环路是一种反馈控制电路,简称锁相环(PLL,Phase-Locked Loop)。锁相环的特点是:利用外部输入的参考信号控制环路内部振荡信号的频率和相位。因锁相环可以实现输出信号频率对输入信号频率的自动跟踪,所以锁相环通常用于闭环跟踪电路。锁相环在工作的过程中,当输出信号的频率与输入信号的频率相等时,输出电压与输入电压保持固定的相位差值,即输出电压与输入电压的相位被锁住,这就是锁相环名称的由来。锁相环通常由鉴相器(PD,Phase Detector)、环路滤波器(LF,Loop Filter)和压控振荡器(VCO,Voltage Controlled Oscillator)三部分组成       锁相环电路的特点: 1)锁定是无剩余频差; 2)具有良好的窄带载波跟踪性能;3)具有良好的宽带调制跟踪性能;4)门限性能好;5)易于集成。      
相关资源
  • 所需E币: 3
    时间: 2019-6-7 18:43
    大小: 0B
    上传者: royalark_912907664
    本文提出了一种应用于L波段的锁相频率合成电路的设计方案。给出了基于PE3236芯片的锁相环电路设计方案。通过仿真验证和实验结果重点论述锁相环环路带宽与环路输出相位噪声和环路捕获时间之间的关系。实验结果表明,该方案可以被应用于导航接收机射频前端,该频率合成器电路性能稳定,满足实际应用需求。
  • 所需E币: 2
    时间: 2019-6-16 22:07
    大小: 0B
    上传者: JC丶
    《锁相环(PLL)电路设计与应用》是“图解电子工程师实用技术丛书”之一,《锁相环(PLL)电路设计与应用》主要介绍锁相环 (PLL)电路的设计与应用,内容包括PLL工作原理与电路构成、PLL电路的传输特性、PLL电路中环路滤波器的设计方法、PLL电路的测试与评价方法、PL L特性改善技术、实用的PLL频率合成器的设计与制作、可编程分频器的种类与工作原理以及电压控制振荡器等。
  • 所需E币: 3
    时间: 2019-6-8 21:40
    大小: 0B
    上传者: royalark_912907664
    针对静态分频器工作频率越高功耗越大的问题,本文采用GaAs HBT工艺研究设计了高性能动态分频器。通过对动态分频器结构进行研究,采用有源负载代替传统的电阻负载,提高了分频器工作的频率。同时对动态分频器进行电路设计,并对其进行仿真,得出其分频范围为9~15 GHz,具有良好的输入灵活度,功耗仅为130.26mW,满足设计要求。
  • 所需E币: 3
    时间: 2019-6-8 21:50
    大小: 0B
    上传者: royalark_912907664
    在跳频通信中,锁相环频率合成器(PLLFS)需要在极短的时间内完成频率切换,为此本文分析了典型PLLFS频率锁定时的暂态响应全过程,并提出了一种加速锁定的新环路滤波结构,该结构利用开关二极管的单向导通特性,在频率跳变时加快非线性响应速度,而且不影响频率稳定后的频谱纯度。仿真结果显示,典型滤波结构的锁定时间为219.3 μs,而该滤波结构的锁定时间只有52 μs,极大的加速了PLLFS的频率切换。
  • 所需E币: 3
    时间: 2019-6-4 23:19
    大小: 0B
    上传者: royalark_912907664
    锁相环由于其高集成度、良好的相位噪声和杂散特性,广泛的应用于通信、导航及遥测等领域。对于锁相环频率合成器,环路滤波器的设计对整个系统的性能起着决定性的影响。基于铷原子钟微波源的需求,文章利用锁相环技术设计了倍频电路。首先论述了锁相环的基本原理和环路滤波器的参数设计方法,然后利用ADS软件对锁相环的环路滤波器进行了设计和仿真。最后,将设计的环路滤波器应用于实际电路,并给出了测试结果。
  • 所需E币: 3
    时间: 2019-6-2 07:09
    大小: 0B
    上传者: royalark_912907664
    基于星间激光干涉仪测距系统激光载波的高动态特点,为了有效地跟踪该测距系统经激光干涉和光电转换后产生的高动态中频测距载波,提出了一种锁频环辅助锁相环的中频载波跟踪算法。环路鉴别器采用二象限反正切鉴相器和四象限反正切鉴频器。经仿真验证,该跟踪算法为星间激光干涉仪高动态载波跟踪提供一种解决方案。
  • 所需E币: 3
    时间: 2019-5-26 19:07
    大小: 0B
    上传者: royalark_912907664
    文中将多种测距转发模式进行对比,最终采用非相干AGC模式实现透传测距系统。系统基于锁相环原理设计了主载波解调模块,用于提取接收中频信号的相位信息;采用AGC(Automatic Gain Control)自动增益控制模块,保证测距滤波器输出的信号加噪声功率固定不变;通过FDATOOL和Xilinx的FIR IP核在FPGA内设计可复用了158阶带通滤波器,实现星上侧音提取;同时设计了相位调制器,将提取出来的侧音信号与由遥测副载波产生模块、遥测数据发生器产生的调制后的遥测数据一起送至相位调制器,完成调制并输出给发射机,最终形成了一个有效并具有实际应用价值的测控应答机透传测距系统。通过仿真和Matlab频谱测试,验证此系统功能正确,能够实现测距转发。
广告