tag 标签: fpga

相关帖子
相关博文
  • 2017-6-6 22:06
    2013 次阅读|
    0 个评论
    序言: 从事芯片(或者ASIC或者FPGA)相关的学习和开发已经2-3年了,如果算上本科和研究生的学习阶段,这个数字已经多到两只手数不过来。现在回过头来想想还挺可怕的,可怕的是我竟然选择了一项看起来索然无味的事情坚持了那么久,在我的印象中,大概只有眼保健操是我从初一一直坚持到现在的事情吧,没想到,现在的生活中又多了一件,是可喜还是可贺呢?不知道,其实也不想知道,就像一句老话说的那样,“路漫漫其修远兮,吾将上下而求索”。 很多人都觉得从事芯片开发或者软件开发是一件很苦逼的事情,确实事实多半如很多人感觉。因为这项工作有时加班到要死,很多从事这项工作的人员身体状态差到要命。换做任何一个外人可能都会觉得这项工作很苦逼吧,也难怪很多人喜欢调侃或者直述程序员的状态是“钱多,人傻,死的早”。业界有一张很有名的照片,我想很多人都应该看过吧,不知道你们看过是什么感觉,我反正是大笑了,然后感觉很心酸。大笑的原因是感觉太形象了,心酸的原因是你们为什么一下子就戳中了我的痛处。 芯片设计行业确实有很多它的不是,但是没有这个行业,没有在这个行业里兢兢业业奋斗的工作人员,人类文明,科技的进步不可能达到现在的情景。你也不可能用到这么便宜的智能手机,平板,汽车电子。事实上,芯片行业的竞争已经异常的激烈,很多的成本已经被压缩到不可能压缩的地步了,很多的利润已经达到了微薄,甚至亏本的程度了。所以有时我会和同事或者同学调侃,房地产行业或者中国的其他行业要是能像这样竞争就好了,或许很多人就不用这么劳累了。 我在这个这个行业呆了这么久,其实也早就萌生想写点什么的冲动了,迟迟未动笔的原因也有许多,一方面自己的经验积累还远远不够,很难写出与众不同的东西,很难让人从我写的内容中获取真正的知识;另一方面,真正踏入社会后,你的时间很多时候并不随你的意愿支配,你会忙工作,忙家庭,忙学习。不过庆幸的事情是,这些年来我还是做了蛮多的积累,也许还没到厚积薄发的程度,但是希望能够抛砖引玉,为后来者提供一点讯息和信息,为稍感迷茫的人指点道路。 后续,我会分节段发布我这些年来的一些积累,有心得感悟,有干货知识,这些都是平常记录。大致会分如下几个大的章节,其中每个大的章节会分若干个小章节: 一、时钟篇 时钟序言 跨时钟域 如何处理跨时钟域1 跨时钟域处理之握手机制 跨时钟域异步FIFO 跨时钟域处理注意事项 时钟切换电路及其注意事项 二、总线篇 SOC 总线-AXI- AHB-AVALON AVALON总线介绍 三、外设篇 四、片上系统 五、综合及时序分析 六、后端流程 七、软件测试 大抵如此,希望大家积极提出意见,指正错误,望与君共勉,共同进步!
  • 热度 1
    2015-12-18 11:06
    598 次阅读|
    1 个评论
            学习与开发板配套的示例程序,是敏捷实践的起点。示例程序是厂商针对开发板上提供的硬件资源和接口量身定做的工程,可以展示其FPGA芯片的功能和性能特点。从示例程序入手最大的好处就是:示例程序是已知工作正常的。这一点对于我们初次接触一门语言、一套EDA工具、一种开发方法、一种接口协议时,有效地克服畏难情绪,避免小挫折,保持斗志,是至关重要的。         (事物都有其两面性,示例程序在提供一个可靠的起点的同时,也会对我们产生干扰和迷惑。由于示例程序往往在功能上很完整,如果我们没有一个明确的修改目标和计划,很容易在获得跑通示例的满足感后缺乏继续改进的动力,也可能会产生针对一个几近完美的工程无从下手的困惑。)         接下来,我们就从学习ECP5 Versa板自带的示例程序入手,针对我们敏捷开发的目标,分析该如何重用其设计和代码,逐步添加我们需要的功能,增量式构建我们的工程。 可获得的资源。逐个分析,确定目标。 用我们自己写的脚本和版本控制工具把示例工程管理起来。控制就是你可以大胆修改而不用担心修改后出错。 对非核心功能和已完成功能没有顾虑,才能专注于当前sprint的目标。如何做到没有顾虑,这是渐进式敏捷开发需要解决的核心问题。示例程序、IP、标准接口,这些都是可靠的基石。  
  • 热度 4
    2015-11-3 16:46
    1096 次阅读|
    4 个评论
        既然是“实践”,就不能只谈编码和仿真,必须要上板运行、调试。这个虚拟项目的目标是实现一块兼容Intel82574L以太网控制器的千兆网卡,需要运行在一块具备PCIe接口和10/100/1000Mbps三速以太网接口的FPGA开发板上。     为了能让更多的小伙伴有动手实践的机会,开发板选取的首要原则是价格便宜。     市面上符合这个虚拟项目对接口需求的开发板很多,但是包含PCIe接口的开发板往往都定位在高端市场,价格在几千元到上万元,采用的FPGA芯片也都是高成本高性能的。在最初计划这个项目时,市场上出现了以Cyclone IV GX、ECP3、Spartan 6为代表的低成本中等性能,集成了Gbps Serdes的FPGA芯片。     当时我选取了骏龙出售的一款基于Cyclone IV GX的EasyGX开发板,板上具有千兆网口和PCIe接口,板子的价格是199美金,到手价1650人民币。由于我对Altera的工具比较熟悉,在这块板子上很快地完成了千兆以太网接口的开发、PCIe接口调试工具的开发和PCIe RAM Disk原型的开发。       EasyGX是两年前出品的板子。在过去的两年中,Altera和Xilinx都致力于SoC FPGA的市场宣传和推广,没有推出更多的搭载中端FPGA器件的PCIe接口开发板。而Lattice在这两年中成功地推出了数款面向中低端市场的低成本、低功耗、小体积的FPGA器件,其中端PCIe接口开发板从ECP3系列升级到了ECP5系列,而且一直保持着市场最低的价格:99美金。 Lattice Semiconductor Enables Rapid Prototyping of Smart Connectivity Designs with ECP5 Versa Development Kit       10月20日,我在淘宝上下单购买了Lattice最新的基于ECP5的LFE5UM-45F-VERSA-EVN开发板。一周后开发板就送到了,到手价816人民币。这块PCIe接口开发板与EasyGX相比,价格是其一半,资源是其两倍,还有两个千兆以太网接口,可以说性价比达到了EasyGX的四倍。在这块开发板上进行我们的虚拟项目开发可以扩展更多的功能。     FPGA开源项目需要做到与目标器件无关,这样才能得到更多人的使用和参与。如何从一个厂商的芯片和工具迁移到另一个厂商,把一个FPGA工程做成与目标器件无关,会成为“敏捷实践”的一个重要主题。
  • 热度 6
    2015-10-22 12:41
    783 次阅读|
    6 个评论
        虽然借用了 “系统原型开发”的标题,本系列文章将围绕FPGA IP级别的开发这个主题展开,如果可能的话,将扩展至FPGA System级别的开发。     先上一篇PPT: RSPwFPGAs BookIntro v2.pdf       再转一篇e-Mail:       很高兴能认识两位技术专家,并得到你们的帮助。       我使用Altera的芯片和工具已经有10多年了,对其工具的易用性感受很深。在工作中,我自己写了一些用于仿真、调试的工具,也结合实际,把一些软件开发中常用的配置管理工具引入到了FPGA产品开发中。在我的第一份工作中,我就已经开始使用版本管理工具和迭代式开发方法,我们那时候叫“小步快跑”。从工具角度看,版本管理、回归测试、自动化脚本是敏捷开发必不可少的要素;从开发方法看,迭代式开发、提早集成、每日发布、及时反馈和重构是敏捷开发的精髓。这些从软件工程中得来的工具和方法,也适用于FPGA开发,毕竟FPGA开发离不开编码,而且芯片本身也是可编程和可重构的。然而,工具和方法都是形式上的。敏捷开发真正的难点在于“落地”,也就是结合工程开发的具体情况,调整工具和方法的使用,使其服务于具体的工程开发实践。把形式上的敏捷,转变成本质上的敏捷。       我们要做的这本书,就是要结合一个具体的工程,把敏捷开发的方法和工具,“落地”到FPGA开发中,有针对性地解决一些FPGA开发者经常遇到的“痛点”。     工程的选取,我现在的想法是在EasyGX上,开发一个兼容Intel 82574L的PCIe千兆网卡。通过这个工程,读者可以掌握SG-DMA PCIe接口设备的开发,可以掌握RGMII以太网接口设备的开发,并打通从Linux OS到互联网/云的数据通路。在此基础上,可以进一步扩展线速度网络协议卸载(我之前做过UDP协议卸载的产品,TCP协议卸载的原型,IEEE1588的硬件辅助实现),OpenCL异构计算(EasyGX的板上资源是否能够支持,还有待考证),以及PCIe存储协议接口(我正在做的一个开源项目)。       工程中涉及到的知识点有:芯片底层IO特殊功能的使用、Serdes的使用和调试、PCIe IP Core的使用、Qsys层次化架构的使用、 DMA的设计和使用、一个最小功能以太网MAC的开发、仿真模型的设计和使用、C和System Verilog联合仿真接口的设计和使用。     工程中涉及到的工具有:Qsys、多个基于Virtual JTAG的调试工具、Quartus Tcl脚本、Modelsim Tcl脚本 、TimeQuest时序约束和分析 、GIT版本管理工具。     工程中涉及到的方法有:FPGA工程的版本管理方法、FPGA工程的自动化发布方法、FPGA工程的回归测试的方法、FPGA迭代式开发方法。       全书的篇章按照迭代式开发的方法,从骏龙提供的PCIe DMA参考设计出发,每一章扩展开发一部分功能,引入一部分工具和方法。每一章自成体系,具备一个迭代周期的全部内容:需求分析、目标分解、任务实施、回顾反思、下一阶段计划。         以上是我对这本书的一些计划和想法。 邮件中提到的(3)和(4)超出了我的能力。我们可以考虑请另外一位作者加入或者另起一本书来做。 关于本书涉及的一些素材,可以参考我放在开源代码中的几个工程和附件中的PPT。   Hardware Assisted IEEE 1588 IP Core: http://opencores.org/project,ha1588 Bus Transaction Monitor with JTAG: http://opencores.org/project,bustap-jtag EasyGX-Qsys-PCIe-Study: https://git.oschina.net/riple/EasyGX-Qsys-PCIe-Study       谨以此文作为本系列文章的开篇。    
  • 热度 1
    2012-11-7 10:58
    859 次阅读|
    0 个评论
    Altera公司 (NASDAQ: ALTR)今天宣布,提供FPGA业界的第一款用于 OpenCL ™ 的软件开发套件(SDK) (开放计算语言) 的软件开发套件,它结合了FPGA强大的并行体系结构以及OpenCL并行编程模型。利用这一SDK,熟悉C语言的系统开发人员和编程人员能够迅速方便的在高级语言环境中开发高性能、高功效、基于FPGA的应用。Altera面向OpenCL的SDK使得FPGA能够与主处理器协同工作,加速并行计算,而功耗远远小于硬件方案。Altera将在 SuperComputing 2012 430号展位演示面向FPGA的OpenCL的性能和效能优势。 Altera公司产品和企业市场副总裁Vince Hu评论说:“业界提高系统性能的方法在不断发展,从提高单核CPU的性能,到使用多核CPU,直至使用并行处理器阵列等。在这一趋势下,我们发展到今天的现代FPGA,这种精细粒度、功能强大的并行数字逻辑阵列体系结构支持并行计算。我们面向OpenCL的SDK支持客户方便的采用FPGA,充分发挥所提供器件的性能和效能优势。” Altera面向OpenCL的SDK设计流程 OpenCL是一种免版税的开放标准,适用于跨平台硬件加速器并行编程,包括,CPU、GPGPU和FPGA等。Altera面向OpenCL的SDK为硬件和软件开发提供统一的高级设计流程,自动完成典型硬件设计语言(HDL)流程大量耗时的任务。OpenCL工具流自动将OpenCL内核功能转换为定制FPGA硬件加速器,增加接口IP,构建互联逻辑,生成FPGA编程文件。SDK包括链接OpenCL API的库,调用运行在CPU上的主程序。通过自动处理这些步骤,设计人员能够将开发精力集中在算法定义和迭代上,而不是设计硬件。 发挥OpenCL代码的可移植性优势,随着应用需求的发展,用户能够将其设计移植到不同的FPGA或者SoC FPGA上。采用SoC FPGA,CPU主机嵌入到FPGA中,提供了单芯片解决方案,与使用两个单独的器件相比,显著提高了CPU主机和FPGA之间的带宽,减小了延时。 使用FPGA提高异构平台的并行处理能力 Altera面向OpenCL的SDK支持编程人员充分发挥FPGA强大的并行、精细粒度体系结构优势,加速并行计算。CPU和GPGPU的并行线程是在内核阵列上执行的,与此不同,FPGA可以把内核功能传送到专用深度流水线硬件电路中,它使用了流水线并行处理概念,在本质上就是多线程的。这些流水线的每一条都可以复制多次,支持多个线程并行执行,提供更强的并行处理功能。与其他的硬件实现方案相比,结果是基于FPGA的解决方案每瓦性能提高了5倍以上。 Altera与多个电路板合作伙伴合作,为客户提供COTS电路板解决方案。目前,BittWare和Nallatech的电路板设计支持Altera OpenCL。今后发布的SDK还将支持更多的第三方电路板。 Altera进行了各种基准测试,表明,在FPGA开发中使用OpenCL工作台,能够大幅度提高效能和性能以及功效。在早期基准测试基础上,并且在各种市场上与客户合作,在视频处理应用中使用SDK的客户与在金融应用中使用CPU的另一客户相比,能够节省数月的开发时间,而且性能提高了9倍。
相关资源
  • 所需E币: 0
    时间: 2019-7-2 17:03
    大小: 0B
    上传者: sense1999
    从零开始走进FPGA世界,资源分享
  • 所需E币: 3
    时间: 2019-6-12 19:28
    大小: 0B
    上传者: royalark_912907664
    该书汇集了赛灵思专家团队在客户支持时所碰见的诸多实际案例,以及相对应的解决方案;还有多年总结下来的设计技巧与代码参数详解。是您学习和掌握Vivado开发套件的一本不可多得的实战指导资料。 本书通过9篇文章,总共64页的篇幅向大家详细讲解了那些在设计中非常重要、经常碰见的一些场景下Vivado的正确(高效)的使用方法。 本书目录如下: 第一章:十分钟教会你UltraFast 第二章:XDC约束技巧之时钟篇 第三章:XDC约束技巧之CDC篇 第四章:XDC约束技巧之I/O篇 (上) 第五章:XDC约束技巧之I/O篇 (下) 第六章:Tcl在Vivado中的应用 第七章:用Tcl定制Vivado设计实现流程 第八章:在Vivado中实现ECO功能 第九章:读懂用好Timing Report 赛灵思Vivado设计套件推出已经两年多了,从Vivado的早期计划开始,本文作者Ally以及她的同事们就已经投入到客户的支持与推广工作中,两年多的时间里面,Vivado不断成熟,客户也从最初的焦虑到全面接受。随着与用户更深层次的技术交流之后,Ally发现其实很多Vivado的用户并没有真正地了解Vivado的好处和优势(或者说,要么不够深入,要么有些偏差),而赛灵思提供的官方文档又动辄上百页,且多是英文,阅读学习起来颇有些难度。 正因为此,Ally开始整理和总结她以及她同事日常支持客户时候积累下来的案例与解决方案,陆续推出了《Vivado使用误区与进阶》系列博文,希望用一些简洁明快的文字和一目了然的图文叙事来把一些常见的理解误区或者他们所总结的设计方法技巧呈现出来。希望通过这样的方式让更多的Vivado用户真正体会和掌握到这一高效的设计工具的优势。
  • 所需E币: 3
    时间: 2019-6-12 20:02
    大小: 0B
    上传者: royalark_912907664
    针对宽带信号长时间连续采集的需求,提出了一种基于FPGA和多路标准固态硬盘(SSD)的嵌入式大容量大带宽数据存储系统架构及其优化实现方法。着重分析了标准SSD瞬时写入速率随机性问题,基于实测数据和数学模型提出了一种动态数据调度方法。理论推导和实际测试均表明该方法有效降低了对缓存容量的需求,并提高了系统工作的可靠性。
  • 所需E币: 3
    时间: 2019-6-7 22:12
    大小: 0B
    上传者: royalark_912907664
    针对目前塑料制品缺陷检测主要还是依靠人工检测和分拣,效率不高和生产过程自动化程度的不足,采用了一种基于FPGA的注塑制品缺陷检测的方法。通过CMOS图像传感器对注塑制品进行图像数据采集,然后利用Verilog HDL语言进行图像处理识别算法建模。下位机完成注塑制品图像数据的采集与处理,上位机完成图像的显示和工作模式的配置,上、下位机之间通过USB2.0进行数据的通信。实验证明,基于FPGA的注塑制品缺陷检测系统,检测精度高达98%以上。系统检测精度高,具有广阔的应用前景。
  • 所需E币: 3
    时间: 2019-6-7 20:03
    大小: 0B
    上传者: royalark_912907664
    云量对气候研究具有十分重要的意义,常规的观测主要以目测来实现,而复杂高精测量则通过精密的全天空成像仪实现。为了实现方便快捷的云量测量的目的,我们提出设计实现一个基于FPGA图像处理的天空云量采集显示系统。系统通过结合对CMOS面阵传感器的数据进行FPGA片内设计和NiosⅡ软核设计进行实验,得出可以实现天空云量图像的显示和测量功能的结果。经实验测量表明,该系统操作简单,运行稳定,达到设计要求。
  • 所需E币: 3
    时间: 2019-6-7 19:57
    大小: 0B
    上传者: royalark_912907664
    针对测井电缆信道不理想性导致系统发生码间干扰误码率增大的问题,本文基于最小均方误差(Least Mean Square,LMS)算法设计变步长自适应均衡器补偿电缆的衰减特性,并建立完整的测井系统仿真验证该均衡器的有效性,同时实现模块FPGA硬件设计。实验结果表明,系统能够完整运行,且均衡器达到良好的均衡效果,减小系统误码率,提高系统性能。
  • 所需E币: 3
    时间: 2019-6-7 13:55
    大小: 0B
    上传者: royalark_912907664
    高可靠性是现代路由器发展的主要趋势,同时高可靠路由器也是基于路由器为架构的大型组网的基本保障。基于路由器Boot引导程序被损坏时设备仍然能够正常启动,本文利用两片SPI Flash保存相互备份的Boot引导程序,在FPGA的逻辑控制下,实现路由器双SPI Flash自动翻转的高可靠启动,并给出了FPGA内部逻辑的模块设计。结合VTP测试软件,对路由器高可靠性启动进行了测试,试验结果验证了基于双SPI Flash自动翻转的高可靠路由器启动设计的正确性和可行性。
  • 所需E币: 3
    时间: 2019-6-7 18:19
    大小: 0B
    上传者: royalark_912907664
    针对武器系统精度随使用时间而产生漂移,设计了一种基于FPGA的手持式标校终端。手持式标校终端由手持式机箱、电源模块、电池模块、信号产生模块等部分组成,是为某系统提供检验所需的射频信号,主要对系统射频信号进行校正和测试,防止信号漂移,实现及时校对。现场应用结果表明,本设计校验精度提高了20%,实现了高精度检测。
  • 所需E币: 3
    时间: 2019-6-7 13:30
    大小: 0B
    上传者: royalark_912907664
    为了能够更好实现数字乳腺摄影设备中压迫系统的智能压迫功能,提出了一种基于DSP/FPGA的全数字系统设计方案,并完成了系统的软硬件设计。该系统的机械结构部分沿用原由设计方案,重新设计的硬件部分主要实现了测量和控制电路以及设备间通信,软件部分在FPGA和DSP上设计专用程序实现智能压迫运动控制的信号测量和控制。实际应用表明,该系统具有测量准确实时、控制精度高、患者体感更舒适的特点,达到了设计要求。
  • 所需E币: 3
    时间: 2019-6-7 13:30
    大小: 0B
    上传者: royalark_912907664
    介绍了基于TMS320C6713和EP1C3T144C8设计的激光陀螺数据采集电路,以DSP为处理核心,利用FPGA芯片采集激光陀螺输出的的方波信号,编码后送至处理器并实现低通滤波,再通过FPGA将数据输出至上位机。在FPGA和DSP之间的数据传输使用异步FIFO结构,避免了因突发情况而丢失部分数据。根据FPGA发送的帧格式编写了相应的上位机软件。实际应用表明,该采集电路结构简单,稳定性好,能够满足日常激光陀螺测试的需要。
  • 所需E币: 3
    时间: 2019-6-7 13:17
    大小: 0B
    上传者: royalark_912907664
    SHA-1(Secure Hash Algorithm)是一种非常流行的安全散列算法,为了满足各种应用对SHA-1算法计算速度的需要,该文围绕Hash函数,基于本课题组的密文取情平台,对SHA-1算法进行深入研究,面向Xilinx K7 410T FPGA芯片设计SHA-1算法实现结构,完成SHA-1算法编程,进行测试和后续应用。该算法在FPGA上实现,可以实现3.2 G bit / s的吞吐率,最大时钟频率为95 MHz。仿真结果表明,与其它硬件设计相比,该算法在不影响原算法的安全的基础上可以获得更高的运行速度和吞吐量。
  • 所需E币: 3
    时间: 2019-6-7 08:51
    大小: 0B
    上传者: royalark_912907664
    针对图文打印机中卷纸张力的变化对打印质量的影响,对系统张力数学模型进行分析,采用微控制器FPGA以及外围控制电路设计适合喷墨打印机的闭环张力控制系统,给出了系统硬件设计和软件设计方案,对模糊PID控制模块进行设计和仿真,并且对比了常规PID和模糊PID的阶跃响应。系统具有响应速度快、精度高、控制简单等特点,并具有模糊PID控制算法,适合喷墨打印机的张力控制,降低了制造成本,满足系统的控制要求。
  • 所需E币: 3
    时间: 2019-6-6 20:02
    大小: 0B
    上传者: royalark_912907664
    设计了一种多通道、高可靠性的高速数据采集系统,将之应用于雷达系统上。系统利用数据采集模块采集雷达数据输入的不同频率电压信号; 以 Xilinx的IP核实现物理层、逻辑层的协议,将采集到的数据处理后,实现了数据的多路收发,通过存储介质实现数据存储,通过RapidIO总线传送给 PC 上位机,实现远程数据的采集、存储和读取。通过Xilinx的DDS IP核产生20 MHz的正弦波信号对此系统进行验证,试验表明: 此系统能采集较宽频率范围的信号并能对其进行转换,通过对比转换后的信号与采集到的信号证明收发信号一致,数据能够通过链路层进行存盘和读取,具有较好的通用性、实时性和可靠性,实验表明系统技术指标处于国内领先水平。
  • 所需E币: 3
    时间: 2019-6-15 23:22
    大小: 0B
    上传者: royalark_912907664
    iCore3双核心工控板STM32 FPGA原理图
  • 所需E币: 3
    时间: 2019-6-11 22:35
    大小: 0B
    上传者: royalark_912907664
    为了对各类武器系统的静、动爆破片速度进行定量评定,设计出一种基于FPGA+PXI多路计时系统的破片测速系统设计方法。 系统硬件上采用了FPGA+PXI多路计时系统的架构,软件上采用Labview设计出破片速度测量及分析软件。系统经过多次破片速度试验检测,稳定可靠,可以实现破片飞行速度的测量。
  • 所需E币: 3
    时间: 2019-6-11 22:57
    大小: 0B
    上传者: royalark_912907664
    综合孔径辐射计中的数字相关处理器具有通道多、数据量和运算量极大的特点,对于处理器的处理速度要求很高,资源消耗巨大。基于节约资源的目的,采用了二级相关算法,即一级相关单元进行短点数的累加,二级相关单元复用长点数的累加器。本文着重研究基于FPGA的二级相关算法的优化设计方法,通过分析各个关键设计参数对处理器资源消耗的影响,得出能够使系统的资源消耗和时序性能都达到最优的一组参数组合,即最优化结构设计准则。
  • 所需E币: 3
    时间: 2019-6-11 23:08
    大小: 0B
    上传者: royalark_912907664
    为提升道路抓拍的分辨率,本次研究对基于FPGA的MT9P401图像传感器的驱动急性软、硬件驱动设计研究,通过利用利用FPGA的大面阵CMOS图像传感器驱动设计来避免图像分辨率低问题。通过研究发现,以EP2C8T144C8(Altera公司)为硬件平台,在FPGA内部嵌入VerilogHDL编写的I2C总线模块进而对CMOS图像传感器的参数进行设置。通过合理设计,有效提升道路抓拍分辨率问题,为道路交通管理提供技术支持。
  • 所需E币: 3
    时间: 2019-6-10 21:55
    大小: 0B
    上传者: royalark_912907664
    针对SDRAM时序控制复杂等设计难点,提出了一种基于现场可编程门阵列 (FPGA) 设计SDRAM控制器的方法。使用状态机的设计思想, 采用Verilog 硬件描述语言对时序控制程序进行了设计。通过Modelsim SE 6.0开发平台进行了时序仿真,得到的SDRAM读写仿真波形图时序合理、逻辑正确。
  • 所需E币: 3
    时间: 2019-6-10 22:06
    大小: 0B
    上传者: royalark_912907664
    针对一种基于PCI Express和Serial RapidIO混合式互连架构的硬件加速系统,介绍了其中基于FPGA实现的低延迟、多通道、跨平台的PCIe-SRIO桥接方法。介绍了该PCIe-SRIO桥的逻辑架构,详细叙述了数据调度方法,给出了系统实现成果以及性能测试结果。该成果解决了标准计算机与硬件加速部件的高速接口问题,比同功能的专用ASIC器件具有更好的适应性以及扩展性。
  • 所需E币: 3
    时间: 2019-6-8 22:13
    大小: 0B
    上传者: royalark_912907664
    在快刀伺服(FTS,Fast Tool Servo)控制器设计过程中,其中的核心技术单元包括电压反馈、位移反馈以及高频模拟电压信号控制全部基于具有高速数据总线的ADC或DAC实现,如果信号完整性问题处理不好就会对控制器的性能造成不良影响。为了使快刀伺服控制器具备良好的信号完整性,本文基于Hyperlynx仿真软件,对快刀伺服控制器中的核心器件(FPGA、模数转换器ADS1602以及数模转换器DAC9881)和关键信号路径的信号完整性问题进行了详细的分析和仿真研究,得到了量化的信号完整性改善方法和措施,为实际的控制器电路设计提供了有价值的理论依据和指导。
广告