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  • 2015-12-23 17:16
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          作者:Ken C     在我的前一篇博客中,我解释了如何在发送 (TX) 和接收 (RX) 器件上对齐 LMFC 信号, 并采用释放缓冲器延迟 (RBD), 将数据释放点设定为跟随最新到达线道的预期抵达来实现确定性延迟。在本篇博客中,我将向您介绍怎样采用 TX 和 RX 器件的参数来计算预计的链路延迟。     总延迟为模数转换器 (ADC) 内核延迟与链路延迟相加之和。ADC 内核延迟通常可在 ADC 的产品数据表中找到。链路延迟则被定义为样本进入 TX 串化器、横越 SERDES 线道、穿过 RX 解串器并从弹性缓冲器输出的时间。这示于图 1。     图 1 :从信号输入至并行输出 (S2PO) 的总延迟概要。其由 ADC 内核延迟和 JESD204B 链路延迟组成。您可以调节弹性缓冲器以优化链路延迟。     您可以采用下面的信息来计算链路延迟,这些信息应该能从 TX 和 RX 器件供应商那里获得:   · 确定 TX 和 RX 局部多帧时钟 (LMFC) 相对于 SYSREF 之到达的对齐(子类 1 )。 TX 和 RX LMFC 之间的任何偏移都将作为一个固定延迟。用于 TX 和 RX 的器件数据表通常把该参数提供为某个数量的帧时钟周期。差异由 t RX_LMFC - t TX_LMFC 给出。   · 计算引起系统变化的预期链路延迟。 链路延迟开始于 TX LMFC 边沿并终止于 RX 解串器输出。链路延迟是 TX 串化器延迟 t TX SER 、线道延迟 t lane 和 RX 解串器延迟 t RX SER 之和。   · 选择用于提供针对延迟变化之裕度的弹性缓冲器释放点。 通常,弹性缓冲器释放点被设定在最后一个线道到达之后的下一个 LMFC 边沿上。在该场合中,RBD 按默认被设定为距离前一个 LMFC 边沿 K 个帧(一个多帧)。这导致数据在最后一个线道到达之后, 在下一个 LMFC 边沿上释放。然而,如果所有的线道(包括系统变化)在 LMFC 边界之间的某个点上到达,则可把 RBD 设定为小于 K 以优化链路延迟。     图 2 :链路延迟始于 TX LMFC 并终止于数据从弹性缓冲器释放之时。可采用 RBD K 以优化链路延迟。     完成此操作后,您就能把链路延迟作为从数据进入 TX 串化器时的 TX LMFC 边沿到数据从弹性缓冲器输出时的延迟之复合来计算。这包括了器件 TX-RX LMFC 边沿之间的差异、涵盖链路延迟的多帧的某一整数倍、以及弹性缓冲器中的 RBD 数目的帧。这样,总延迟将为固定的 ADC 内核延迟 + 链路延迟。在下式中可将此作为帧周期的一个函数表达:     链路延迟 = (N * K + RBD) * T frame + (t RX LMFC - t TX LMFC ) (1) 总延迟 ADC = T LAT ADC + 链路延迟 (2) N = 覆盖链路延迟的全部 RX 多帧的最小整数倍 K = 一个多帧中的帧数量 RBD = 弹性缓冲器中的帧数量,最坏情况延迟假设 RBD = K     您可以通过满足下式的要求来决定参数 N,该式规定:链路延迟(TX 串化器延迟 + 线道延迟 + RX 串化器延迟)减去 TX-RX 延迟必须控制在 N 个完整的 RX 多帧 + 弹性缓冲器的 RBD 个帧的时间范围内:   N * K + RBD ≥ t TX SER + t lane + t RX SER - ( t RX LMFC - t TX LMFC ) (3)     作为实例,我们来看看图 3,该图给出了用于 LM97937 ADC 和 Kintex 7 FPGA 的参数 (K = 32)。   器件 一般性名称 数据表参数 数值   LM97937 或 ADC16DX370 (TX)     …… ……       ……   Xilinx Kintex 7(JESD204 IP 内核 v5.1)     …… ……     其他     …… 图 3 :用于 LM97937 和 Kintex 7 FPGA 的链路延迟参数实例     对于设定得小于 K 的 RBD(假设 RBD = 24),(3) 式将产生下面的不等式:   N * 32 + 24 ≥ (6 ± 1) + (±1) + (92 ± 2) - (28 - 3.5) N * 32 ≥ 49.5 ± 4 N ≥ 1.4 至 1.6   最小整数解由 N = 2 给出,而且由此产生的链路延迟((1) 式)和总延迟((2) 式)将为:   链路延迟 = (2 * 32 + 24) + (28 - 3.5) = 112.5 T frame 总延迟 LM97937 = ( t LAT ADC + 112.5) T frame = 127 T frame   2月份我将在我的下一篇博客帖子详细介绍如何选择 RBD 值, 以及一种用于测量和验证总延迟计算值的方法。           其他资源: · 在此次培训演示中更深入地探讨 JESD204B 子类和确定性延迟。 · 下载我们的 JESD204B 白皮书,以此您可以在过渡到使用 JESD204B 时,获得关于必要知识的相关小贴士。 · 阅读更多的 JESD204B 博客。 · 了解 TI 的 JESD204B ADC、DAC、时钟和工具。      
  • 2015-12-21 14:26
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    作者:Ken C   这篇文章将探讨两个问题:1) 如何选择释放缓冲器延迟 (RBD) 以确保一个确定性延迟; 2) 如何测量和验证预期的确定性延迟。   选择合适的 RBD 数值 如我前一篇帖子所讨论的那样,RBD = K 是默认设置。这允许初始线道对齐序列对齐所有的线道,并在随后的多帧边界上释放它们。可能会存在这样的情况,即系统延迟有可能致使最后到达的线道跨越数据释放点。在此情况下,线道的释放或许有一个延迟,该延迟的变化幅度为一个多帧周期,具体数值取决于最后一个到达的线道是恰好在多帧边界之前还是之后。这时,RBD 的选择对于提供足够的裕度以补偿系统延迟中的变化、同时最大限度地减少释放数据时的延迟而言是至关紧要的。 图 1 :可能的释放点 A :最大裕度、最大延迟与 B :最小裕度、最小延迟之间的关系 如图 1 中所示,RBD = A 的设置将提供可行的释放点,这些释放点将最大限度地增大针对系统延迟变化的裕度。不过,这也意味着数据必须延迟更久之后再释放,从而导致了更长的延迟。RBD = B 的设置将在最后一个线道到达之后立即释放数据,但是需要谨慎操作以确保所选的延迟可提供足够的裕度,从而避免可能发生有关系统变化的问题。   图 2 :调整 RBD 以找到一个可行的最优释放点 有一种可行的设置是使释放点偏移,偏移量是最新到达线道之后的预期系统变化量。这可以在延迟和裕度之间提供适当的平衡以吸收可能的系统变化。这个最优的数据释放点可从系统参数(如果它们是现成的话)推导而出。对于延迟参数并非现成可用的场合,您可以凭借经验来推导数据释放点。 首先,从采用默认的 RBD = K 设置开始;然后,重复供电循环并调整延迟,直到在实测延迟中观察到完整的多帧跳跃为止。这是最后一个线道到达的上限。当由系统变化引起的延迟继续减小 RBD 值时,延迟将实现稳定。这是最后一个线道到达的下限。上限与下限之间的差异即为系统延迟变化。把 RBD 延迟设定在上限的这个偏移值是一种可能的最优解决方案,其将提供针对系统变化的裕度,同时提供一个恒定的数据释放点。   计算、测量和验证确定性延迟 采用一个由 16 位、370 MSPS ADC16DX370 和一个 FPGA 组成的系统来把实测延迟与我们计算所得的预期延迟进行比较。ADC16DX370 连接至 FPGA 平台的 FPGA 夹层卡 (FMC) 端口。生成一个脉冲并馈入模数转换器 (ADC) 的输入,以及一个示波器。ADC 对输入信号进行采样,并通过 JESD204B 链路把该数据传递至 FPGA。一旦接收到 ADC 采样,FPGA 随后即把最高有效位 (MSB) 发送至一个将由示波器监察的输入 / 输出 (I/O) 引脚。通过把电缆和电路板印制线的延迟、以及对输入脉冲信号进行采样并通过链路传递至 FPGA 所需的时间考虑在内,即可测量并确认延迟。   图 3 中的方框图示出了针对该设置不同部分的电缆和印制线预期延迟。 图 3 :在延迟计算中使用的其他非器件相关延迟。一个脉冲被发送至示波器和 ADC 。将捕获之采样的 MSB 与该脉冲进行比较以测量延迟。   在 ADC16DX370 和 FPGA 上采用了下面的配置:   ADC 器件时钟 = 370MSPS (2.7ns 周期)。 JESD204B 参数: L = 4,M = 2,F = 1,S = 1,K = 32。 帧周期 = 10*F/线路速率 = 10*1/3700MSPS = 2.7ns。 LMFC 周期 = 帧周期* K = 2.7ns*32 = 86.4ns。 FPGA 器件时钟 = 92.5MHz (10.8ns)。 链路参数(帧周期): a. . b. N = 2,RBD = 28(小于 K)。 链路延迟以外的其他延迟(帧周期): ADC 内核延迟 = 12.5。 DEVCLK 路由时滞和 MSB 输出电缆 / 印刷电路板 (PCB) 路由延迟 = 3.8ns/2.7ns ~ 1.4。 ADC 内部的 SYSREF/DEVCLK 采样时滞 = 1.5。 用于锁存样本和发出 MSB 的 FPGA 接收器处理延迟 = ~7。   如我在前一篇帖子中推导的那样,(1) 式为: 链路延迟 = (N * K + RBD) * T frame + (t RX LMFC - t TX LMFC )   链路延迟 = 116.5 个帧周期   估算的总延迟 = 链路延迟 + 其他延迟 = 116.5 + 12.5 + 1.4 + 1.5 + 7 = 138.9 个周期   该延迟是在介于信号脉冲和取自 FPGA 的 MSB 之间的多个电源周期中测量的。这里给出了一个 379.6ns 的固定延迟结果,等于 140.4 个帧周期。这与根据系统参数估算的 139 个周期的延迟十分吻合。   如需获取有关采用 JESD204B 之设计的其他建议,请查看以下的资源:   在此次培训演示中更深入地探讨 JESD204B 子类和确定性延迟。 下载我们的 JESD204B 白皮书,以此您可以在过渡到使用 JESD204B 时,获得关于必要知识的相关小贴士。 阅读更多的 JESD204B 博客。 了解 TI 的 JESD204B ADC、DAC、时钟和工具。    
  • 2015-12-21 14:24
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    作者:Ken C   这篇文章将探讨两个问题:1) 如何选择释放缓冲器延迟 (RBD) 以确保一个确定性延迟; 2) 如何测量和验证预期的确定性延迟。   选择合适的 RBD 数值 如我前一篇帖子所讨论的那样,RBD = K 是默认设置。这允许初始线道对齐序列对齐所有的线道,并在随后的多帧边界上释放它们。可能会存在这样的情况,即系统延迟有可能致使最后到达的线道跨越数据释放点。在此情况下,线道的释放或许有一个延迟,该延迟的变化幅度为一个多帧周期,具体数值取决于最后一个到达的线道是恰好在多帧边界之前还是之后。这时,RBD 的选择对于提供足够的裕度以补偿系统延迟中的变化、同时最大限度地减少释放数据时的延迟而言是至关紧要的。   图 1 :可能的释放点 A :最大裕度、最大延迟与 B :最小裕度、最小延迟之间的关系 如图 1 中所示,RBD = A 的设置将提供可行的释放点,这些释放点将最大限度地增大针对系统延迟变化的裕度。不过,这也意味着数据必须延迟更久之后再释放,从而导致了更长的延迟。RBD = B 的设置将在最后一个线道到达之后立即释放数据,但是需要谨慎操作以确保所选的延迟可提供足够的裕度,从而避免可能发生有关系统变化的问题。   图 2 :调整 RBD 以找到一个可行的最优释放点 有一种可行的设置是使释放点偏移,偏移量是最新到达线道之后的预期系统变化量。这可以在延迟和裕度之间提供适当的平衡以吸收可能的系统变化。这个最优的数据释放点可从系统参数(如果它们是现成的话)推导而出。对于延迟参数并非现成可用的场合,您可以凭借经验来推导数据释放点。 首先,从采用默认的 RBD = K 设置开始;然后,重复供电循环并调整延迟,直到在实测延迟中观察到完整的多帧跳跃为止。这是最后一个线道到达的上限。当由系统变化引起的延迟继续减小 RBD 值时,延迟将实现稳定。这是最后一个线道到达的下限。上限与下限之间的差异即为系统延迟变化。把 RBD 延迟设定在上限的这个偏移值是一种可能的最优解决方案,其将提供针对系统变化的裕度,同时提供一个恒定的数据释放点。   计算、测量和验证确定性延迟 采用一个由 16 位、370 MSPS ADC16DX370 和一个 FPGA 组成的系统来把实测延迟与我们计算所得的预期延迟进行比较。ADC16DX370 连接至 FPGA 平台的 FPGA 夹层卡 (FMC) 端口。生成一个脉冲并馈入模数转换器 (ADC) 的输入,以及一个示波器。ADC 对输入信号进行采样,并通过 JESD204B 链路把该数据传递至 FPGA。一旦接收到 ADC 采样,FPGA 随后即把最高有效位 (MSB) 发送至一个将由示波器监察的输入 / 输出 (I/O) 引脚。通过把电缆和电路板印制线的延迟、以及对输入脉冲信号进行采样并通过链路传递至 FPGA 所需的时间考虑在内,即可测量并确认延迟。   图 3 中的方框图示出了针对该设置不同部分的电缆和印制线预期延迟。 图 3 :在延迟计算中使用的其他非器件相关延迟。一个脉冲被发送至示波器和 ADC 。将捕获之采样的 MSB 与该脉冲进行比较以测量延迟。   在 ADC16DX370 和 FPGA 上采用了下面的配置:   ADC 器件时钟 = 370MSPS (2.7ns 周期)。 JESD204B 参数: L = 4,M = 2,F = 1,S = 1,K = 32。 帧周期 = 10*F/线路速率 = 10*1/3700MSPS = 2.7ns。 LMFC 周期 = 帧周期* K = 2.7ns*32 = 86.4ns。 FPGA 器件时钟 = 92.5MHz (10.8ns)。 链路参数(帧周期): a. . b. N = 2,RBD = 28(小于 K)。 链路延迟以外的其他延迟(帧周期): ADC 内核延迟 = 12.5。 DEVCLK 路由时滞和 MSB 输出电缆 / 印刷电路板 (PCB) 路由延迟 = 3.8ns/2.7ns ~ 1.4。 ADC 内部的 SYSREF/DEVCLK 采样时滞 = 1.5。 用于锁存样本和发出 MSB 的 FPGA 接收器处理延迟 = ~7。   如我在前一篇帖子中推导的那样,(1) 式为:   链路延迟 = (N * K + RBD) * T frame + (t RX LMFC - t TX LMFC )   链路延迟 = 116.5 个帧周期   估算的总延迟 = 链路延迟 + 其他延迟 = 116.5 + 12.5 + 1.4 + 1.5 + 7 = 138.9 个周期   该延迟是在介于信号脉冲和取自 FPGA 的 MSB 之间的多个电源周期中测量的。这里给出了一个 379.6ns 的固定延迟结果,等于 140.4 个帧周期。这与根据系统参数估算的 139 个周期的延迟十分吻合。   如需获取有关采用 JESD204B 之设计的其他建议,请查看以下的资源:   在此次培训演示中更深入地探讨 JESD204B 子类和确定性延迟。 下载我们的 JESD204B 白皮书,以此您可以在过渡到使用 JESD204B 时,获得关于必要知识的相关小贴士。 阅读更多的 JESD204B 博客。 了解 TI 的 JESD204B ADC、DAC、时钟和工具。      
  • 2014-1-20 19:46
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      您是否曾经有过在为您的电路选择最佳运算放大器上花费了大量时间但最后却发现厂商基准输入的失调电压不对的经历?要是在您的应用电路中,您发现其 10 倍于规范怎么办呢?您是将芯片拿去做故障分析,还是将芯片丢弃并再次查看您的放大器列表呢?作为一种解决方案,我建议您通过重新检查您放大器的规范来对补偿误差做出解释。   在跨阻抗放大器、模拟滤波器、采样保持电路、积分器、电容传感器或者任何其他您放大器周围有高阻抗组件的电路中,如果您将放大器作为关键组件来使用,那么您可能会发现放大器的输入偏置电流在您电路的电阻中形成了一个失调电压误差。   在双极放大器年代,术语“输入偏置电流”是一个准确的描述,而现在也是如此。双极放大器的输入偏置电流在放大器的输入端与 NPN 或 PNP 晶体管的基电流相同。双极放大器输入偏置电流的幅度范围从低功耗器件的数毫微安到高功耗器件的数百毫微安。   当您研究 JFET 或者 CMOS 输入放大器时,术语“输入偏置电流”便失去了它的意义。使用这类放大器,从放大器输入引脚下拉或者吸取的电流实际上为输入 ESD(静电放电)单元(请参见图 1)的漏电流。 图1 输入偏置或漏电流产生Rp上电压降   对于这种电流误差更加准确的描述应为“输入漏电流”。JFET 或 CMOS 放大器的漏电流量在 25°C 条件下低于 1 pA。这一规范与共模电压和幅度放大器功率无关。几乎所有的放大器都具有 ESD 单元,用于 ESD 事件保护,但是您在双极放大器中绝不会看到 ESD 漏电流。输入偏置电流超过 ESD 单元的几微安漏电流。   输入偏置和输入漏电流会随温度而变化。然而,根据不同的运算放大器设计,双极输入偏置电流可以非常稳定。但是,JFET 和 CMOS 输入放大器可能并非如此。由于漏电流来自反向偏置 ESD 二极管,因此温度每改变 10°C 漏电流便增加约 2 倍。   在确保输入漏电流保持与 JFET 和 CMOS 放大器一样低的过程中,您必须了解您的 PCB(印制电路板)对微微安级别电流的影响。例如,少量的灰尘、油或者水分子都会增加漏电流,并冒充输入偏置电流。但只要您特别小心,便可以构建一款符合 1-pA 性能规范的 PCB。   能够降低或者最小化输入偏置或输入漏电流的最有效方法是检查您的电路结构。您在检查电路时,请查看每个节点的电压特性,并确保您了解您的电路中所有电流通路的影响。
  • 2013-11-26 17:56
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    为提高消费者的满意度,不论是手机、娱乐系统,还是高端计算机,这些电子系统必须不会受到静电放电(ESD)的破坏或影响。为了确保系统在遭受ESD事件时的鲁棒性,必须按照IEC 61000-4-2等标准来测试这些产品。系统设计师采用多种方法来确保产品符合主流的ESD标准,包括解决外壳设计、电路板设计、元件选择,甚至是软件修复。其中一个重要的方法是在输入和输出(I/O)连接器等关键电路节点处使用保护元件。ESD保护元件通常称作瞬态电压抑制器(TVS)。本文将分析系统设计师可以采用的一些保护产品类型,并比较它们的特性。 TVS的ESD保护原理 许多集成电路(IC)都有一些可能比较敏感的输入,这使得它们在输入电压远高于正常值的的情况下(例如在ESD应力作用下)易于受损。正常工作电压与使器件开始受损的电压之间的区域是安全过压区。安全过压区与器件受损区之间有少许交叠,因为如果较大的过压仅持续极短时间,那么即使不是在安全过压区,器件可能也可以承受。TVS的任务就是发生ESD事件时,将输入电压维持在安全过压范围之内,而在正常工作时不影响系统性能。TVS器件被放置于邻近ESD事件可能进入系统的位置,旨在限制敏感节点处的电压,并将电流引至不太敏感的节点,如地电平。为实现这个功能,TVS必须在正常工作电压范围内拥有高阻抗,在正常工作电压范围之外拥有低阻抗,这样才能将电流直接从敏感节点引开,并限制瞬态电压。 对TVS的基本要求与具体应用有关,但一般情况下有如下要求:(1)能够在期望的ESD应力下正常工作;(2)在正常电压范围内具有高阻抗(低泄漏);(3)在正常电压范围之外呈低阻抗;(4)导通电压适合应用;(5)在遭受应力期间可快速地从高阻抗转换至低阻抗(6)电容对目标应用而言不太高。在比较具体的TVS器件类型之前,需要理解两种分类。 单向与双向保护:单向和双向TVS器件都能抑制正向和负向应力。依据TVS维持高阻抗、低泄漏状态的电压范围,可以最好地理解这两个术语的不同。这种电压范围决定了TVS器件能保护的电路节点类型。双向TVS具有相对于零伏电压的对称特性(图1)。双向器件最适合保护电压基于零伏对称或双向的电路节点。单向TVS产品具有相对零伏电压不对称的特性。单向TVS器件极适合保护电压极性始终相同的电路节点,如0到5伏这样的单极性电压。 电压箝位与消弧:电压箝位器件的工作原理是从低电压时的高阻抗转换至高于导通电压时的低阻抗,且没有负阻抗区域(图2)。这器件通过提供接地的低阻抗通道,对高于导通电压的电压进行箝位。消弧(crowbar)器件在低电压时也呈高阻抗,但当电压较高时触发新的导通机制,使电流增大,并伴随着电压下降。因此,消弧器件拥有负阻抗区域。某些消弧器件的触发电压可能非常高。如果消弧TVS触发器的速度足够快,就可以经常提供保护,即便电压已经达到可能导致器件损坏的电平。消弧器件有时也称作“骤回”器件,因为电压骤然下降。 ESD TVS器件采用的技术主要有三种:压敏电阻、聚合物和硅二极管,每种技术各有其独特特性。 1.金属氧化物压敏电阻(MOV) 压敏电阻在小电流和低电压下具有高阻抗,但在高电压和大电流下,它们的阻抗大幅下降,因此它们属于电压箝位器件。 压敏电阻是双向保护器件,具有很宽范围的电流和电压保护能力,适用从高压输电线路和雷电保护,到到小型ESD表面贴装器件等应用领域,。然而,相对于它们的导电率来说,它们电容较大,这意味着它们在高速信号线路保护方面的应用受到限制。压敏电阻在遭受多次应力后,性能也会下降,即使远低于单次应力导致的损坏等级。 2.聚合物浪涌抑制器 聚合物浪涌抑制器件为消弧器件,且总是双向保护器件。它们的电容很低,对高速应用具有吸引力。但是它们的短处是导通电压高、导通阻抗性能相对较差,遭受多次应力时易于性能下降。 《电子设计技术》网站版权所有,谢绝转载 3.TVS二极管 如今大多数的二极管都是采用硅制造的固态器件。它们为双端器件,很容易让一个方向上的电流流过,但在相反方向上,它们呈现高阻抗,直到两端电压达到击穿电压。二极管本质上为单向器件,保护方式为电压箝位。 二极管的特性取决于N区与P区的掺杂程度,这两个区离结点的距离远近不同。调节掺杂程度能构建反向偏置击穿电压在几百伏到仅几伏之间的二极管。设计有明确定义的反向偏置击穿电压的二极管,通常称作齐纳二极管。 基于二极管的TVS产品拥有其它ESD保护产品所不具备的多用性——可选择单向和双向保护。基本二极管是单向产品,且是仅有的单向保护元件。串联结合两个二极管就能轻易地构成双向保护。双向保护可通过共阴极或共阳极配置来实现。使用一对单向TVS器件便能实现双向保护性能。市面上有多种基于双向二极管的TVS器件,这些器件中的两个二极管均位于同一个封装,甚至经常集成在单个硅衬底上。 过去,硅TVS器件由于电容高,在保护低压高速信号线路方面存在劣势。然而,近年来的技术进步消除了这种不利因素。安森美半导体的新产品ESD9L5.0将硅器件保护的优势与高速应用要求的低电容结合在一起。这个产品的特性就像一个简单的齐纳二极管。事实上,ESD9L5.0包含一个击穿电压低的齐纳二极管和一对击穿电压高(因而电容小)的标准二极管。 保护元件的比较 表1总结了前面谈及的三类TVS器件的基本特性。选择恰当的保护器件应考虑多种因素,其中关键的决定因素就是被保护电路的特性。 对应力有不对称敏感度的电路节点,可能需要只有TVS二极管产品才能提供的单向保护。高速应用要求非常低的电容,这使得使聚合物器件具有吸引力。聚合物器件可以满足对低电容和保护能力的要求。为了让聚合物TVS产品可以用在高速应用中,,高速节点需要在瞬态高压下工作以导通聚合物TVS,并在导通模式下提供中等阻抗。 由于成本低、不要求高压导通,压敏电阻常常具有吸引力。如果它们被制造得足够大以提供具有足够低的导通阻抗,从而提供充足的保护,那么它们的电容通常对高速应用而言就太大了。TVS二极管产品具有很好的箝位能力,如今市场上也有超低电容的TVS产品,甚至适合最高速的应用。二极管也颇具吸引力,因为它们能够用作单向保护器件,匹配当今许多高速数字信号的电压范围。 《电子技术设计》网站版权所有,谢绝转载
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